Verilog中条件编译命令`ifdef、`else、`endif详解（用途、用法、仿真）

条件编译在针对不同EDA工具，选择不同激励、根据选择才执行一些功能等场合非常有用，本文对常见条件编译指令进行介绍：介绍了条件编译指令的用途、具体用法，并在此基础上进行必要仿真，验证了分析的正确性；

目录

一、概念与用途

条件编译：

用途：

二、用法

三、仿真

四、参考文献

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一、概念与用途

条件编译：

显而易见，即只有在条件满足的时候才对这部分代码进行编译，也就是对一部分内容指定了编译的条件：

                  当满足条件时对一组语句进行编译，

                  当条件不满足时则对另外一组语句进行编译。

用途：

1、选择一个模板的不同代表部分。

2、选择不同的时序或结构信息。

3、对不同的EDA工具，选择不同的激励。（如：Verilog代码中的一部分可能因编译环境不同而不同，为避免在不同环境需要替换不同版本的Verilog 设计，条件编译就是一个很好的解决方案）

二、用法

'ifdef 宏名（标识符）
    程序段1...
'else
    程序段2...
'endif

当宏名被定义过了，就编译程序段1；反之，当宏名未被定义过，就编译程序段2；