ZYNQ的学习记录（四）--Modelsim的安装

最新推荐文章于 2024-08-13 16:01:12 发布
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分类专栏： FPGA ZNYQ 文章标签： fpga开发
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Modelsim的安装

下载官网：Intel官网（需要注册）
1、选择Quarters prime pro，以windows实例。
在这里插入图片描述
2、需要注意的是这里的版本号，最新的版本里是没有modelsim的。这里以版本号21.2为例。
在这里插入图片描述
3、下载以下两个。
在这里插入图片描述
4、下载完成之后，运行可执行文件。运行之后，按照提示默认一路next就好。

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专栏目录
72.xilinx vivado zynq vdma仿真及应用详解（一）
weixin_30949361的博客
06-06 1007
很多人用zynq平台做视频图像开发，但是对vdma了解比较少，上手起来稍微有些困难，我针对这一现象，做了一个基于vivado和modelsim的仿真和应用测试工程，并写篇文章做些介绍，希望能对大家有帮助。一：xilinx vdma IP例化以及接口介绍上面图片就是在vivado2015.4中例化vdma的界面，首先对参数做些介绍：Frame Buffers ：选择vdma缓存几帧图...
在ZYNQ上实现，vivado2018与modelsim的联合仿真
landyjzlai的博客
02-12 773
我们开发FPGA程序，首先从思路上要跳出嵌入式的思维，它是一个RTL的多并发的硬件，所以不能用简单的LED或是串口来调试。必须要认认真真一丝不苟的做好仿真的学习和使用。仿真有两种：1.VIVADO自带的仿真。2.MODELSIM联合VIVADO仿真。接下来，由我给大家作一下XILINX VIVADO与Modelsim的仿真练习：**
ZYNQ从放弃到入门（一）MIO
yundanfengqing_nuc的专栏
05-31 719
系列文章开篇~ 卷起来 这篇博文特别关注 Zynq SoC 的多用途 IO (MIO， Multipurpose IO) 模块。正是这个接口块为 Zynq SoC 的双核 ARM Cortex-A9 MPCore 处理器提供了许多标准接口。MIO 还包含确定 Zynq SoC 如何启动的配置设置。MIO 连接到 Zynq SoC 的 PS（处理器系统）端。它连接到 Zynq 设备上的 54 个引脚（注意 CLG225 封装中的 Zynq-7010 SoC 有 32 个 MIO 引脚），用于以下用途：
【ZYNQ学习之FPGA开发】零、ZYNQ硬件初探
悟已往之不谏 知来者之可追
08-02 2246
ZYNQ All Programmable SoC 赛灵思（Xilinx）推出的新一代全可编程片上系统，它将处理器的软件可编程性与FPGA的硬件可便乘兴进行完美整合，以提供无与伦比的系统性能、灵活性与可扩展性。 ZYNQ旨在为视频监控、汽车驾驶员辅助以及工厂自动化等高端嵌入式应用提供所需的处理能力与计算性能。这款基于ARM处理器的SoC可满足嵌入式系统的高性能、低功耗和多核处理能力等要求. S...
ZYNQ PL系列（二）vivado与modelsim的联合仿真
qq_26849933的博客
05-12 870
ZYNQ PL系列（二）vivado与modelsim的联合仿真 第一章 VIVADO 的使用 文章目录ZYNQ PL系列（二）vivado与modelsim的联合仿真前言联合仿真编辑仿真库更改modelsim.ini文件联合仿真的使用编写tb文件设置modelsim软件仿真 前言 使用黑金的开发板，安装VIVADO 2017.4。 vivado和modelsim对应版本：https://www.xilinx.com/support/answers/68324.html 联合仿真 编辑仿真库 ![在这
ZYNQ学习日志----软硬件调试
06-10
在本篇日志中，我们将深入探讨ZYNQ学习的过程，特别是软硬件调试这一关键环节。ZYNQ，全称为Zynq System-on-Chip（SoC），是Xilinx公司推出的一种高度集成的片上系统，它融合了ARM Cortex-A9或者Cortex-A53多核...
ug585-Zynq-7000-TRM.rar_ug585_ug585-Zynq-7000-TRM_zynq 手册_zynq-7
07-14
这份文档包含了Zynq-7000 SoC的设计、实现和应用的所有关键信息，对于开发者来说是一份非常重要的学习资源。 Zynq-7000 SoC是Xilinx推出的首款结合了可编程逻辑（FPGA）和处理系统（PS）的器件，将高性能的ARM ...
ZYNQ EMIO接口 SPI-OLED
07-26
OLED-RES、OLED-DC、OLED-SCLK、OLED-SDIN 直接连接到 Zynq GPIO，其中 RES 和 DC信号低电平有效；PIN7 VDD和PIN5 VBAT是高电平有效的，但是并非直接连接至Zynq GPIO，而是通过 PMOS 管进行驱动。根据 PMOS 管的导通...
ZYNQ实现yolov3-tiny算法，有各个模块实现的工程及全套代码。
04-11
ZYNQ实现yolov3-tiny算法，有各个模块实现的工程及全套代码，包括下面几个部分yolo_acc,yolo_conv,yolo_max_pool,yolo_upsamp,yolo_yolo这几个模块。
modelsim添加vivado仿真库的方法
热门推荐
中国疯
09-19 1万+
      由于vivado自带仿真工具运行速度较慢，有时候需要在modelsim环境下仿真xilinx的ip，因此需要将xilinx的ip重新编译并添加至modelsim。       首先需要重新编译xilinx的ip（以vivado2016.4为例，其余版本大同小异）：       tools -> Comple Simulation Libraries -> 设置编译选项并...
ZYNQ PL系列（四）Modelsim独立仿真Vivado RAM IP
qq_26849933的博客
05-13 713
ZYNQ PL系列（四）Modelsim独立仿真Vivado RAM IP 第一章 VIVADO 的使用 文章目录ZYNQ PL系列（四）Modelsim独立仿真Vivado RAM IP前言创建工程 前言 使用黑金的开发板，安装VIVADO 2017.4。 创建工程 创建modelsim工程，并将上一章的ram文件加入到工程中。 从工程路径中sim下找到ram_ip.v, 从simulation目录下找到blk_mem_gen_v8_4.v，并添加到Modelsim工程中。 根据第二章的内容，已
ZYNQ DMA Modelsim仿真与速度测试
WESTMULAN的博客
08-19 1269
DMA配置与寄存器说明 DMA配置为Direct Register Mode (Simple DMA )，DMA分为两个方向：一是S2MM，即PL to PS；二上MM2S，即PS to PL。DMA通过AXI Lite接口控制数据传输，Lite接口内有两组控制寄存器，分别对应MM2S和S2MM。 接口说明： S_AXI_LITE为寄存器配置端口，一般是接到APU，由APU控制DMA传输，如果由PL端控制会容易出现将数据写入到已经在使用的内存中，会出现死机的情况。 S_AXIS_S2MM为PL到.
在ModelSim中添加Xilinx仿真库
xuexiaokkk的博客
10-04 6670
说明： l ModelSim一定要安装在不带空格的目录下，即不要安装在“Program Files”目录下。如作者是安装在D:\softwares\Modelsim目录下。 l ISE软件也最好安装在不带空格的目录下。 1、找到开始菜单->程序->Xilinx ISE Design Suite 11 -> ISE -> Accessories -> Simulatio
modelsim 独立仿真 Xilinx IP核
瘦子
10-18 3181
我Xilinx仿真一直是在vivado上做的，没有什么问题，现在做一个比较负责的程序，vivado自带的仿真就感觉不太好用了。自己从网上搜了很多关于modelsim仿真的资料，终于仿真成功了。现在总结一下，方便自己，也方便大家。 第一步：在vivado上建立自己工程文件，实现自己设计的功能模块及IP核。综合通过没有问题。 第二步：在设计中有用到IP核，就要先在vivado中编译IP核到models...
68.vivado与modelsim的关联以及器件库编译
weixin_30715523的博客
03-29 1831
vivado软件中也自带仿真工具，但用了几天之后感觉仿真速度有点慢，至少比modelsim慢挺多的。而modelsim是我比较熟悉的一款仿真软件，固然选它作为设计功能的验证。为了将vivado和modelsim关联，需要进行一些设置，下面一一介绍。 一、在vivado中设置modelsim（即第三方仿真工具）的安装路径。在vivado菜单中选择“Tools”——>“Option...
Vivado 与 Modelsim 联合仿真
christne1225i的专栏
06-06 1万+
1 编译库 vivado 有很多 IP核的接口 已经与 ISE的核 不太一样了，比如fir ，接口就是这样的：  fir_lp fir_lp_ip(     .aclk (sys_clk ),     .aresetn (!module_rst ),     .s_axis_data_tvalid (flt_nd ),     .s_axis_data_tready
vivado报错：file ended before end of clause
最新发布
程序员仓库
08-13 222
分析报错信息发现，该错误应该是和文件结尾（file ended）有关，所以就查了查代码的末尾，发现关键字 endmodule 拼写错了。刚开始，看到错误是在第1行代码中出现的，我的第一反应是该行代码写错了，然后搜了搜语法，发现没错。
zynq7020中axi-stream
09-14
在Zynq-7020中，AXI-Stream是一种高效、简单的数据传输协议，主要用于高吞吐量的数据流传输场景。AXI-Stream总线不需要传输地址信息，只需传输数据本身，这样减少了总线开销。此外，AXI-Stream总线采用无阻塞流水线...
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