ZYNQ的学习记录（六）--verilog语法篇

基础语法

基础知识

逻辑值：
逻辑X：表示未知，有可能是高点平，也有可能是低电平。
逻辑Z：表示高组态，外部没有激励信号，是一个悬空状态。

数字进制格式：
Verilog数字进制一般使用二进制b、十进制d、十六进制h。
二进制表示如下:4’b0101 表示4位二进制数字0101。
十进制表示如下：4’d2 表示4位十进制数字2（二进制0010）。
十六进制表示如下：4’ha 表示4位十六进制数字a（二进制1010）。

标识符推荐写法：
不建议大小写混合使用。
普通内部信号建议全部小写。
信号命名最好体现信号的含义，简洁、清晰、易懂。

以下是一些推荐的写法：
1、用有意义的有效的名字如：sum、cpu_addr等。
2、用下划线区分词，如cpu_addr。
3、采用一些前缀或后缀，比如时钟采用clk前缀：clk_50,clk_cpu。

数据类型

主要三大类数据类型：寄存器数据类型、线网数据类型（主要在数字电路中起作用的数据类型）、参数数据类型（编译器识别的类型）。
1、寄存器类型：
关键字为reg,reg类型数据的默认初始值为不定制x，默认位宽为1。
PS：reg类型的数据只能在always语句和initial语句中被赋值。
如果该过程语句描述的是时序逻辑，即always语句带有时钟信号，则该寄存器变量对应为触发器。
如果该过程语句描述的是组合逻辑，即always语句不带有时钟信号，则该寄存器变量对应为硬件连线。
2、线网类型：
线网数据类型表示结构实体（结构实体）之间的物理连线。
线网结构的变量不能储存值，它的值是由驱动它的元件所决定的。驱动的元件可以是门、连续赋值语句、assign等。如果没有驱动元件连接到线网类型的变量上，则该变量就是高阻的，则其值为Z。
线网数据类型包括wire型和tri型，其中最常见的就是wire类型。
3、参数类型：
就是一个常量，用parameter定义常量。每个参数定义的右边必须是一个常量表达式。
参数型数据常用于定义状态机的状态、数据位宽和延迟大小等。
在模块调用时，可通过参数传递来改变被调用模块中已定义的参数。

运算符

分为算术、关系、逻辑、条件、位、移位、拼接运算符。除了拼接运算符，其他的都和C语言运算符一致。

拼接运算符：

程序框架

Verilog注释

同C语言

Verilog关键字

Verilog程序框架

Verilog的基本设计单元是“模块(block)”(C语言的基本设计单元是“函数”)。一个模块是由两个部分组成，一部分描述接口，另一部分描述逻辑功能。每个Verilog程序包括4个主要的部分：端口定义、IO说明、内部信号说明、功能定义。

module block(a,b,c,d);   //a,b,c,d--端口定义
   //IO说明
   input a,b;
   output c,d;

//功能定义
assign c = a | b;
assign d = a & b;

endmodule

功能定义部分有三种方法：
1、assign语句：描述组合逻辑
2、always语句：描述组合、时序逻辑
3、例化实例元件：
三种逻辑功能是并行的。
PS：在always块中，逻辑是顺序执行的。而多个always块之间是并行的。

高级知识点

结构语句

initial语句
在模块中只执行一次。常用于测试文件的编写，用来产生仿真测试信号（激励信号），或者用于对存储器变量赋初值。

always语句
一直在不断地重复活动。但是只有和一定的时间控制结合在一起才有作用。
always的时间控制可以是沿触发，也可以是电平触发。由关键词or连接的多个事件名或信号名组成的列表称为“敏感列表”（触发条件）。
always语句后紧跟的过程快是否运行，要看它的触发条件是否满足。
沿触发的always块尝尝描述时序逻辑行为；电平触发的always块尝尝描述组合逻辑行为。

根据逻辑功能的不同特点，可以将数字电路分成两大类：组合逻辑电路和时序逻辑电路。
组合逻辑电路：任意时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无关。
时序逻辑电路：任一时刻的输出不仅取决于当时的输入信号，而且还取决于电路原来的状态，或者说还与原来的输入有关，因此时序逻辑必须具备记忆功能。

赋值语句

两种赋值方式：
1、阻塞赋值（blocking）如 b = a;
阻塞赋值可以认为只有一个步骤的操作，即计算RHS（右边表达式）并更新LHS（左边表达式）。所谓阻塞的概念，在同一个always块中，后面的幅值语句是在前一句幅值语句结束后才开始幅值的。
在描述组合逻辑的always块中用阻塞赋值 = 。
2、非阻塞赋值（non_blocking）如 b <= a;
非阻塞赋值的操作过程可以看作两个步骤：
（1）赋值开始的时候，计算RHS
（2）赋值结束的时候，更新LHS
所谓非阻塞的概念是指在计算非阻塞幅值的RHS以及更新LHS期间，允许其他的非阻塞赋值语句同时计算RHS和更新LHS。
在描述时序逻辑的always块中用非阻塞赋值 <=。
ps:
a、非阻塞赋值只能用于对寄存器类型的变量进行赋值，因此只能用在initial块和always块等过程中。
b、在同一个always块中不要既用非阻塞赋值又用阻塞赋值。
c、不允许在多个always块中对同一个变量进行赋值。

条件语句

if_else：
同C语言的if_else语句。需注意的是，条件语句必须在过程块（initial和always语句引导的块语句）中使用。
PS：
1、允许一定形式的简写：
if(a)等同于if(a==1)
if(!a)等同于if(a!=1)
2、if语句对表达式的值进行判断，若为0,x,z,则按假处理；若为1，按真处理。
3、if和else后面的操作语句可以用begin和end包含多个语句。

case：

状态机

状态机概念

有限状态机（finite state machine,FSM），在有限个状态之间按一定规律转换的时序电路。

状态机模型

状态机设计

步骤：
1、状态空间定义

推荐使用独热码。
2、状态转换（时序逻辑）

3、下个状态判断（组合逻辑）

latch：锁存器。只在组合逻辑中产生，会在电路中产生比较多的毛刺，影响对电路的时序分析。
4、各个状态下的动作（组合逻辑）