ZYNQ PL系列（二）vivado与modelsim的联合仿真

ZYNQ PL系列（二）vivado与modelsim的联合仿真

第一章 VIVADO 的使用

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前言

使用黑金的开发板，安装VIVADO 2017.4。
vivado和modelsim对应版本：https://www.xilinx.com/support/answers/68324.html

联合仿真

编辑仿真库

![在这里插入图片描述](https://img-blog.csdnimg.cn/20210512133226687.png?x-oss-process=image/watermark,type_ZmFuZ3poZW5naGVpdGk,shadow_10,text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3FxXzI2ODQ5OTMz,size_16,color_FFFFFF,t_70#pic_centersimulator选modelsim simulator，编译库compiled library location放入新建的文件夹D:/modeltech64_10.6d/Vivado_2017.4_lib中，simulator executable path选择modelsim安装路径下的win64。注意compile xilinx IP选项不勾选

更改modelsim.ini文件

1. 在modelsim安装路径下有一个modelsim.ini文件，需要取消其只读属性，然后用记事本将其打开（由于格式不太喜欢我用的是UE），找到“modelsim_lib = $MODEL_TECH/…/modelsim_lib”处准备添加ip库路径（此过程只是打开该文件，找到位置）。
2. 找到刚才编译ip库的文件夹，目录下也会有一个modelsim.ini文件，如下图所示：
   
3. 63行后，对应的都是编译好的IP所处的路径，将这些全部复制，然后打开modelsim安装路径下的modelsim.ini文件并完成粘贴，如下图所示：
   
4. 之后再打开modelsim就会发现xilinx的ip全被加载进modelsim啦。
5. 添加完ip的modelsim打开后会多了许多库，如下图所示（不是完整截图）：

联合仿真的使用

编写tb文件

module led_tb;
// Inputs
reg sys_clk;
reg rst_n ;
// Outputs
wire [3:0] led;
// Instantiate the Unit Under Test (UUT)
led uut (
	.sys_clk(sys_clk), 
	.rst_n(rst_n),
	.led(led)
);
initial
begin
// Initialize Inputs
	sys_clk = 0;
	rst_n = 0 ;
	#1000 ;
	rst_n = 1;
end
//Create clock
always #10 sys_clk = ~ sys_clk; 
endmodule

设置modelsim软件仿真

1. 在设置第三方仿真软件安装的路径，以及编译库的路径，具体步骤如下三图所示。
   
   
2. 在一切准备好后，点Run Simulation的Run Behavioral Simulation
3. 便会自动弹出modelsim,并显示波形