Verilog的信号总是出现X

最新推荐文章于 2024-07-09 15:37:52 发布
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版权

问题

在用assign给某一个wire型信号赋值时，仿真结果中这个信号中有很多的X甚至全部都是X，这时需要检查一下是否使用了不止一条assign语句给这个信号赋值，如果是使用多个assign来给一个赋值，那么会导致这个变量的值是不定值，因为verilog的赋值是并行的，仿真软件不知道你要用谁给它赋值

解决方法

去掉多余的赋值语句，如果有初始化语句，可以尝试将wire型的信号分成需要在过程中赋值和只需初始化赋值这两部分，然后分别对这两部分进行赋值

慢慢落下~tear
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