Xilinx（AMD） 7系列FPGA配置引脚说明

最新推荐文章于 2024-05-09 23:16:53 发布

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分类专栏： FPGA开发-Vivado-上电、加载配置篇文章标签： fpga开发

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xilinx 7系列FPGA配置引脚

下表详细描述了xilinx7系列FPGA所有配置引脚及其功能。

Pin Name	Bank	type	Direction	Description
CFGBVS	0	dedicated	I	Bank0电压选择，当Bank0电压为2.5v/3.3v时该引脚上拉到VCCO_0，如果Bank0工作于1.8V该引脚下拉接地。对于只能工作于1.8V的器件，该引脚不适用。（公用控制引脚）实际设计中：将该引脚直接接VCCO_0或者直接接GND。
M[2:0]	0	dedicated	I	上拉到VCCO_0或者连接到GND。该引脚内部通过上拉电阻进行内部上拉，因此默认配置为3’b111。
TCK	0	dedicated	I	JTAG模式时钟输入。
TMS	0	dedicated	I	JTAG模式选择，高电平有效。
TDI	0	dedicated	I	JTAG串行数据输入。
TDO	0	dedicated	O	JTAG串行数据输出。（FPGA输出）
PROGRAM_B	0	dedicated	I	FPGA配置控制引脚：该引脚可以清除FPGA内部的所有配置信息，低电平有效，当PROGRAM_B引脚产生低电平脉冲时，FPGA的配置信息被清除，并启动新的配置序列。配置复位在PROGRAM_B的下降沿启动（即：下降沿时清除当前配置，启动下一次配置）；配置序列在PROGRAM_B的下一个上升沿开始。在设计时直接将该引脚通过4.7K的电阻上拉到VCCO_0即可，当然为了能够手动的控制配置复位，可以将该引脚接入到其他控制端，同时上拉。可以使用INIT_B信号来延迟上电配置序列。实际设计中：PROGRAM_B信号通过4.7K电阻直接上拉或4.7K电阻上拉同时与INIT_B信号连接起来，这两种设计均可。（通过实际验证）
INIT_B	0	dedicated	bidirectional	FPGA初始化引脚：低有效，当FPGA处于配置复位、正在清除配置信息、检测到错误信息时，该引脚输出低电平。当完成FPGA初始化配置后，此时INIT_B信号将被释放为高电平，当初始化结束后，FPGA检测到INIT_B输入端为高电平时，将继续执行M[2:0]引脚配置所决定的配置序列工作。实际设计中：将INIT_B信号通过4.7K电阻直接上拉到VCCO_0。INIT_B：用于指示上电初始化的过程，即：指示上电清除配置到采样M[2:0]之前这个过程完成的标志。
DONE	0	dedicated	bidirectional	FPGA加载完成引脚（DONE Pin）：DONE引脚上输出高电平表示整个FPGA从上电初始化、加载bitstream、启动的整个配置序列正确完成，FPGA进入正常工作状态；该引脚可以用来作为FPGA是否正常加载启动的标志。实际设计中：该引脚直接通过330欧电阻上拉到VCCO_0上，并点亮LED等作为指示，直观观察FPGA的启动状态。
CCLK	0	dedicated	I/O	FPGA配置时钟引脚CCLK：CCLK在除JTAG模式下的所有模式中运行，对于主模式CCLK输出时钟，提供配置时钟；对于从模式CCLK是输入，需要连接到外部的时钟源。在实际设计中：该信号直接连接到
PUDC_B	14	multi-function	I	上电、配置期间FPGA Pin脚状态上拉控制：PUDC_B低电平有效，可在上电后和配置期间启用引脚上的内部上拉电阻。当 PUDC_B 为低电平时，每个 SelectIO 引脚上都会启用内部上拉电阻。当 PUDC_B 为高电平时，每个 SelectIO 引脚上的内部上拉电阻被禁用。启用上拉电阻，在上电、配置期间FPGA的引脚输出高电平，禁用上拉电阻在上电、配置期间FPGA的引脚输出低电平。实际设计中：PUDC_B引脚直接或通过1K电阻连接到VCCO_14或GND，一般直接接地保证输出高电平。
EMCCLK	14	multi-function	I	外部主配置时钟输入：可选外部时钟输入，用于在主模式下运行配置逻辑（相对于内部配置振荡器）。对于主模式： FPGA 可以选择切换到EMCCLK 作为时钟源，而不是内部振荡器作为时钟源，以驱动内部配置引擎。EMCCLK 频率可通过位流设置（ExtMasterCclk_en）进行分频，并作为主 CCLK 信号输出。实际设计中：EMCCLK引脚直接悬空不使用或作为普通IO使用。
CSI_B	14	multi-function	I	片选输入：低有效，用于启用 FPGA SelectMAP配置接口，当使用“主SelectMAP”配置模式时生效，一般不使用SelectMAP模式，因此该引脚将被忽略，而作为普通引脚使用。实际设计中：该引脚作为普通IO使用。
CSO_B	14	multi-function	O	片选输出：低有效，用于启用 FPGA SelectMAP配置接口，当使用“从SelectMAP”配置模式时生效，一般不使用SelectMAP模式，因此该引脚将被忽略，而作为普通引脚使用。实际设计中：该引脚作为普通IO使用。
DOUT	14	multi-function	O	DOUT 是串行配置菊花链的数据输出。对于 BPI 和 SelectMAP 模式： DOUT 是一个多用途引脚，用作 CSO_B 引脚。实际设计中：该引脚作为普通IO使用。
RDWR_B	14	multi-function	I	SelectMAP配置模式读写方向控制引脚：RDWR_B 决定 SelectMAP 数据总线的方向，当 RDWR_B 为高电平时，FPGA 向 SelectMAP 数据总线输出读取数据到 SelectMAP 数据总线上；当 RDWR_B 为低电平时，外部控制器可通过 SelectMAP 数据总线向 FPGA 写入数据；在所有其他模式下： RDWR_B 信号被忽略，可以不连接。实际设计中：该引脚作为普通IO使用。
D00_MOSI	14	multi-function	bidirectional	配置数据主输出从输入引脚：FPGA 主SPI 模式输出，用于向 SPI（从）闪存设备发送命令。用于 SPI 模式：连接至 SPI 闪存数据输入引脚。D00_MOSI 引脚将命令和地址发送到 SPI 闪存设备后，D00_MOSI 引脚变为高 Z，PUDC_B 引脚决定信号是否上拉。对于 BPI 和 SelectMAP 模式： MOSI 引脚是一个多用途引脚，用作 D00 数据输入引脚。实际设计中：该引脚作为SPI配置Flash的数据输入引脚或者BPI Flash的D00引脚与配置Flash连接。
D01_DIN	14	multi-function	bidirectional	配置数据输入引脚：DIN 是串行数据输入引脚，默认情况下，DIN在 CCLK 上升沿捕获数据。对于 SPI 模式： DIN 是 FPGA 数据输入引脚，用于从数据源接收串行数据，即：加载过程中接收SPI flash数据输出的引脚。对于 BPI模式： DIN 引脚是一个用作 D01 数据输入引脚。实际设计中：该引脚与配置SPI Flash的数据输出引脚相连或者与配置BPI Flash的D01数据端口相连。
D[00-31]	14	multi-function	bidirectional	SPI、BPI配置端口数据总线：主SPI配置接口：x1/x2/x4模式：将 D00/MOSI 连接到 SPI 闪存串行数据输入 (DQ0/D/SI/IO0) 引脚；将 D01/DIN 连接到 SPI 闪存的串行数据输出（DQ1/Q/SO/IO1）引脚。x4模式：对于 SPI x4，除了将D00/D01连接至SPI flash的对应引脚，还需将D02 连接至 SPI Flash四数据位2输出（DQ2/W#/WP#/IO2）引脚，并连接一个外部 4.7kohm 上拉电阻连接至 VCCO_14，将 D03 连接至 SPI Flash四数据位3 输出（DQ3/HOLD#/IO3）引脚，并将 D03 连接至 VCCO_14 的外部 4.7kohm 上拉电阻器。主BPI配置接口：对于 BPI 模式， FPGA 监控 D[00-07] 的自动总线宽度检测模式，以确定是否只有D[00-07]（x8 总线宽度），还是使用更宽（x16）的数据总线宽度。将使用的数据总线引脚连接到 BPI Flash上的相应数据引脚。D[16-31] 引脚是多用途引脚，可用作 BPI 地址 A[00-15]引脚。实际设计中：对于SPI接口Flash将D00-D03连接到Flash即可，其余作为普通IO使用，对于BPI接口将D00-D15连接到BPI Flash的数据端口即可，其余作为普通IO使用。
A[00-28]	14or15	multi-function	O	BPI Flash地址总线：A[00-28] 引脚向并行 NOR (BPI) flash输出地址，A00 是最小有效地址位。用于 BPI 模式：将 FPGA A[00-28] 引脚连接到并行 NOR Flash地址引脚，其中 FPGA A00 引脚连接到闪存地址输入引脚中的最小有效位。根据 BPI 闪存类型和所使用的数据总线宽度，闪存的最小有效地址位可以是 A1、A0 或 A-1。在配置过程中，任何超出并行 NOR 闪存地址总线宽度上的地址引脚都会被驱动，但在配置后可用作 I/O。实际设计中：地址引脚直接与BPI Flash的地址引脚连接，多余的地址线可用作普通IO使用。
FCS_B	14	multi-function	O	Flash片选信号：低电平有效，使能SPI、BPI配置Flash；对于主SPI、主BPI模式，该引脚连接到Flash的chip-select端口，同时通过4.7k电阻上拉到VCCO_14。实际设计中：使用SPI或BPI模式时，直接与配置Flash的CS引脚相连，并通过电阻上拉到VCCO_14。
FOE_B	15	multi-function	O	Flash输出使能：低电平有效，输出使能控制信号，用于并行 NOR闪存的输出使能控制信号。用于 BPI 模式：将 FPGA FOE_B 连接到闪存输出启用输入，并将外部 ≤ 4.7 k上拉电阻连接至 VCCO_15。对于所有其他模式： FOE_B 为高 Z 值，可以不连接。实际设计中：该信号不使用，用作普通IO使用。
FEW_B	15	multi-function	O	Flash写使能信号：低电平有效，用于 BPI 模式：将 FPGA FOE_B连接到闪存输出启用输入，并将外部 ≤ 4.7 kΩ上拉电阻连接至 VCCO_15，对于所有其他模式： FOE_B 为高 Z 值，可以不连接。实际设计中：不使用BPI模式时，该引脚作为普通IO使用或悬空。
ADV_B	15	multi-function	O	Flash地址有效信号：低电平有效地址有效输出信号，用于并行 NOR闪存的低电平地址有效输出信号。对于支持地址有效输入的 BPI 模式闪存输入：将 FPGA ADV_B 连接到并行 NOR闪存地址有效输入引脚，并连接至外部 ≤ 4.7 kΩ 上拉电阻连接至 VCCO_15。对于闪存不支持地址有效输入：不要连接ADV_B 引脚。对于所有其他模式： ADV_B 为高 Z 引脚，可以不连接。实际设计中：使用BPI模式时接入Flash地址有效引脚，使用SPI模式时，该引脚作为普通IO使用。
RS0，RS1	15	multi-function	O	版本选择（Revision Select）引脚：配置过程中将 RS0 和 RS1 引脚驱动到用户定义的状态。如果禁用回退（默认值）且未使用 MultiBoot，或使用 SPI 模式，则 RS0 和 RS1 引脚将处于用户定义的状态。使用 SPI 模式，则 RS0 和 RS1 为高 Z，可以不连接。实际设计中：该引脚可作为普通IO或者悬空不使用。
VCCBATT	N/A	supply voltage	N/A	电池备份电源：VCCBATT 是 FPGA 内部易失性存储器的备用电池电源，该存储器存储 AES 解密器的密钥。对于需要从易失性密钥存储器区获取解密器密钥的加密比特流，可将该引脚连接到电池上，以便在 FPGA 无电源时保存密钥。如果不需要使用易失性密钥存储区的解密器密钥则将该引脚连接至接地或 VCCAUX。实际设计中：将该引脚直接与VCCAUX连接。