【Verilog HDL】3. 双2选1数据选择器

最新推荐文章于 2023-08-24 17:49:34 发布

MR_Promethus

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【 1. 源代码】

三目运算符语句实现

module Double_Mux2_1(a1,a2,a3,s0,s1,outy);
input wire a1,a2,a3,s0, s1;
output reg outy;
wire temp;
always@(*)
	temp<=s0?a3:a2;
always@(*)
	outy<=s1?temp:a1;
endmodule

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【 2. 功能仿真图】

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【Verilog HDL】3. 双2选1数据选择器

【 1. 三目运算符语句实现】module Double_Mux2_1(a1,a2,a3,s0,s1,temp,outy);input wire a1,a2,a3,s0, s1;output reg temp,outy;always@(*) temp=s0?a3:a2;always@(*) outy=s1?temp:a1;endmodule【 2. 功能仿真图】
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