JTAG 标准IEEE STD 1149.1-2013学习笔记（一）Test logic architecture

最新推荐文章于 2023-02-01 07:45:26 发布
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分类专栏： JTAG 调试 & RISC-V调试 文章标签： fpga开发 嵌入式硬件 jtag
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注：转载请注明出处
参考JTAG标准第五章测试逻辑架构（Test logic architecture）
记录下学习过程，个人水平有限，可能理解有误，后续若发现错误之处，会及时更新。

VersionDate
1.02021.12.14

首先此测试逻辑架构必须包含的组件有

  • 一个 TAP 控制器
  • 一个指令寄存器 IR
  • 一组测试数据寄存器 DR

测试逻辑架构示意图如图1所示
在这里插入图片描述

图1 片上测试逻辑概念图

下面简单介绍下此示意图：
（1）TAP 控制器接收TCK，TMS和TRST（可选）信号，产生 IR、DR和其他组件所需的时钟和控制信号，控制所要执行的操作，如复位、移位、捕获和更新等。
（2）IR 指令解码选择所要进行操作的DR
（3）TMP控制器是可选组件，可接收指令解码信号，用于修改TAP控制器产生的一些控制信号。

所以此测试逻辑，就是通过JTAG接口根据指令去对DR进行读操作或者写操作，写数据从TDI输入，读数据从TDO输出。

参考文献
【1】IEEE Standard for Test Access Port and Boundary-Scan Architecture IEEE Std 1149.1™-2013

雪天鱼
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