FPGA应用开发
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雪天鱼
一名FPGA爱好者
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基于 Vitis HLS 的单个乘法 DSP 映射研究
整数乘法和定点乘法,只有乘数和被乘数的总位宽不变,乘法在 DSP 实现的策略一样,延迟和占用个数不会改变。在使用 HLS 工具进行硬件开发时,在满足精度的前提下,可以通过限制乘数和被乘数在目标 DSP 硬核的输入范围内,避免浪费DSP资源。Q: DSP48E2 是否可以直接支持整数运算、定点运算以及浮点运算?可能需要通过 Vivado 调用 DSP IP 进行更深入的研究。原创 2024-06-18 18:06:05 · 789 阅读 · 0 评论 -
ZYNQ PS 读取 TF 卡 BIN 文件中的浮点数
**本示例工程实现了读取 SD/TF 卡中 BIN文件 所包含的浮点数 到 PS 的DDR中, 每个 BIN的浮点数均保存在一维数组空间中**原创 2024-03-04 19:53:22 · 1207 阅读 · 0 评论 -
【课程出售】基于HLS的通用型CNN卷积加速器设计与实现
课程大纲:此项目在正点原子领航者开发板(Xilinx ZYNQ7020)上实现了这个轻量级的卷积神经网络。课程分为四大章节,涉及从算法模型训练到对应硬件实现,再到上板测试的全流程。是本人第一个精心制作的加速器设计课程,总时长为305分钟,将自己对此项目的全部理解都给大家一一详细讲述,扩展了自己的一些方法,并且通过剪辑掉无意义的时长,精简视频时长。每一节其实对于小白而言,需要理解的内容还挺多的。学会如何对一个卷积神经网络进行硬件实现分析,掌握网络的训练,推理流程;原创 2024-03-01 17:45:04 · 1589 阅读 · 0 评论 -
Vitis HLS 仿真 C++ 工具代码分享
v1.0 24-02-22 C++ 打印秒级时间戳,向 TXT 文件写入多维数组原创 2024-02-22 21:14:29 · 969 阅读 · 0 评论 -
【雪天鱼】(2) PYNQ_Z2从Vivado到SDK开发流程
选择串口“Serial Terminal” , 设置的参数需要与硬件设计过程中配置的 axi_uartlite_0 保持一致,即波特率为 “115200” ,数据位为 8 位,停止位为 1 位。在菜单栏中依次点击“Window->Show view->Terminal 文件夹->Terminal”, 最后点击“Open”,接口成功添加 Terminal 窗口。接下来编译工程, 选中 APP 工程,右键“Build Project” 或点击图中“锤子” 按键,进行工程编译。至此,硬件和软件设计均已完成。原创 2023-03-23 20:37:44 · 4146 阅读 · 5 评论 -
verilog中的 & 运算符作为单目运算符时使用
时,b才等于1,否则为0。仿真结果如上图所示。原创 2022-12-29 09:01:50 · 1027 阅读 · 0 评论 -
【Verilator】 1 简明教程
我是,一名FPGA爱好者,研究方向是FPGA架构探索和数字IC设计。欢迎来关注我的B站账号,我将定期更新IC设计教程。,原创 2022-11-10 07:24:34 · 8021 阅读 · 16 评论 -
【Verilog】always块计算是取触发时刻的值
我是 雪天鱼,一名FPGA爱好者,研究方向是FPGA架构探索和数字IC设计。关注公众号【集成电路设计教程】,获取更多学习资料,并拉你进“IC设计交流群”。QQIC设计&FPGA&DL交流群 群号:866169462。always块计算是取触发时刻的值每个 always 块被触发时,里面 reg变量的赋值计算用的是所涉及到的变量触发时刻的值,不受同时触发的其他 always 计算结果影响。举例:module delay_test( input clk, input rstn)原创 2022-04-26 13:04:44 · 812 阅读 · 0 评论 -
【tinyriscv verilator】分支移植到正点原子达芬奇开发板
我是 雪天鱼,一名FPGA爱好者,研究方向是FPGA架构探索和数字IC设计。关注公众号【集成电路设计教程】,获取更多学习资料,并拉你进“IC设计交流群”。QQIC设计&FPGA&DL交流群 群号:866169462。文章目录前言一、下载源码二、移植到Aritx-72.1 添加 mmcm IP2.2 管脚约束2.3 综合实现三、简单测试前言为了完成自己的毕设,得用OpenOCD作上位机,测试下RISC-V的单步调试以及GDB调试等操作,然后看了下tinyriscv-verilator原创 2022-04-23 21:02:24 · 1617 阅读 · 3 评论 -
手把手教你移植蜂鸟E203 hbridv2【集创芯来RISC-V杯】
文章目录一、管脚分析1.1 时钟管脚1.2 复位管脚1.3 QSPI接口1.4 PMU管脚1.5 其他管脚1.6 ip_reset_sys的处理1.7 上电流程控制配置1.8 管脚约束编写1.9 综合实现和生成比特流文件二、管脚约束概览三、DaVinci约束文件代码我是 雪天鱼,一名FPGA爱好者,研究方向是FPGA架构探索和数字IC设计。CSDN个人博客链接:https://blog.csdn.net/qq_44447544?spm=1000.2115.3001.5343关注公众号【集成电路设计教程原创 2022-03-04 17:25:16 · 6843 阅读 · 7 评论 -
手把手教你移植 tinyriscv 到FPGA上
我是 雪天鱼,一名FPGA爱好者,研究方向是FPGA架构探索和数字IC设计。关注公众号【集成电路设计教程】,获取更多学习资料,并拉你进“IC设计交流群”。QQIC设计交流群 群号:866169462。所用开发板:正点原子达芬奇FPGA开发板芯片型号:Xilinx Artix-7 35T文章目录一、下载源码二、创建 Vivado 工程三、修改约束文件四、综合实现五、通过 JTAG debug RISCV一、下载源码tinyriscv 官方库链接:https://gitee.com/liangka原创 2022-03-03 12:44:34 · 7077 阅读 · 6 评论 -
基于 FPGA 的 TDC 调研报告-2022/02/24
我是 雪天鱼,一名FPGA爱好者,研究方向是FPGA架构探索和数字IC设计。关注公众号【集成电路设计教程】,获取更多学习资料,并拉你进“IC设计交流群”。QQIC设计交流群 群号:866169462。最近对基于FPGA平台的TDC实现进行了调研,撰写了份调研报告。现分享一部分内容如下:完整报告链接:https://download.csdn.net/download/qq_44447544/83046072一、TDC简介1.1 TDC是什么?激光雷达系统通过发射激光束来探测目标物体的轮廓﹑原创 2022-03-02 13:52:35 · 2741 阅读 · 5 评论 -
手把手教你设计字长8位的简单CPU-Verilog实现
文章目录一、设计要求1.1 设计内容1.2 设计要求二、设计过程2.1 指令系统设计2.2 数据通路的设计2.3 ALU的设计2.4 控制器的设计三、实验结果3.1 指令仿真测试3.2 程序仿真测试3.3 上板测试四、结论分析4.1 所遇到的问题与解决思路首先声明,所实现的8字长简单CPU所支持的指令不多,结构也很简单,只是演示讲解下如何根据任务书设计一个属于自己的CPU,不喜勿喷,谢谢。转载请注明出处作者:雪天鱼更多博客、资料和业务承接发布在我的个人网站上,欢迎交流学习。一、设计要求此设计要原创 2021-12-31 17:24:42 · 9453 阅读 · 2 评论