设计例化和连接

最新推荐文章于 2023-06-02 10:39:52 发布
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分类专栏： SV 文章标签： systemverilog
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例化

module为硬件域，定义时需要标注方向、位宽和端口名。

在上层例化底层模块，或者TB例化DUT时，均需完成模块例化。例化时需要注意模块名、参数例化传递（如果有）、例化名和端口例化对应。 

模块连接

  • testbench中的连接（connection）指的是有硬件模块DUT参与作为信号驱动方（drive）或者负载方（load）。

  • TB中常见的连接有两个模块之间的连接，譬如实例A与实例B的连接，可由logic类型完成连接；如果是硬件模块与TB中发送数据激励的连接，则需要考虑数据激励一端如何正确产生数据并发送至DUT一侧，同时数据激励一端也需要对DUT反馈信号作出正确响应

       valid和ready代表不仅数据发送出去，且DUT反馈成功。ready低电平表示数据发出去了，但没接受成功

狮驼岭上的小钻风
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