verilog语法学习_4.模块例化

端口连接语法

在一个模块中引用另一个模块，对其端口进行相关连接，叫做模块例化。

推荐使用命名端口连接（所以这里只说这种方式，按顺序赋值的方式，不推荐！）；
举例：

full_adder1  u_adder0(
    .Ai     (a[0]),
    .Bi     (b[0]),
    .Ci     (c==1'b1 ? 1'b0 : 1'b1),
    .So     (so_bit0),
    .Co     (co_temp[0]));

注意事项：

1. 这种方法将需要例化的模块端口与外部信号按照其名字进行连接，端口顺序随意，可以与引用 module 的声明端口顺序不一致，只要保证端口名字与外部信号匹配即可。
2. 如果某些输出端口并不需要在外部连接，例化时 可以悬空不连接，甚至删除。
3. input 端口在例化时不能删除，否则编译报错，output 端口在例化时可以删除。

端口连接规则：

• 输入端口

模块例化时，从模块外部来讲， input 端口可以连接 wire 或 reg 型变量。这与模块声明是不同的，从模块内部来讲，input 端口必须是 wire 型变量。

• 输出端口

模块例化时，从模块外部来讲，output 端口必须连接 wire 型变量。这与模块声明是不同的，从模块内部来讲，output 端口可以是 wire 或 reg 型变量。

• 输入输出端口

模块例化时，从模块外部来讲，inout 端口必须连接 wire 型变量。这与模块声明是相同的。

• 悬空端口

模块例化时，如果某些信号不需要与外部信号进行连接交互，我们可以将其悬空，即端口例化处保留空白即可。
output 端口正常悬空时，我们甚至可以在例化时将其删除。
input 端口正常悬空时，悬空信号的逻辑功能表现为高阻状态（逻辑值为 z）。但是，例化时一般不能将悬空的 input 端口删除，否则编译会报错。

变量访问

每一个例化模块的名字，每个模块的信号变量等，都使用一个特定的标识符进行定义。在整个层次设计中，每个标识符都具有唯一的位置与名字。
Verilog 中，通过使用一连串的 . 符号对各个模块的标识符进行层次分隔连接，就可以在任何地方通过指定完整的层次名对整个设计中的标识符进行访问。

层次访问多见于仿真中。

举例如下：

//u_n1模块中访问u_n3模块信号:
a = top.u_m2.u_n3.c ;

//u_n1模块中访问top模块信号
if (top.p == 'b0) a = 1'b1 ;

//top模块中访问u_n4模块信号
assign p = top.u_m2.u_n4.d ;

层次图如下：

generate & genvar 进行模块例化

当例化多个相同的模块时，一个一个的手动例化会比较繁琐。用 generate 语句进行多个模块的重复例化，可大大简化程序的编写过程。

genvar 循环变量名
generate

genvar 循环变量名
generate

    genvar        i ;
    generate
        for(i=1; i<=3; i=i+1) begin: 
        full_adder1  u_adder(
					            .Ai     (a[i]),
					            .Bi     (b[i]),
					            .Ci     (co_temp[i-1]), //上一个全加器的溢位是下一个的进位
					            .So     (so[i]),
					            .Co     (co_temp[i]));
        end
    endgenerate