基于RISC-V架构的45条指令单周期CPU设计——第0章

已于 2022-08-04 01:54:05 修改
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文章标签： RISC-V 计算机组成原理 大作业
于 2021-01-20 18:31:05 首次发布
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摘要：

对于 RISC-V 架构，本文实现了一种基于此架构的 45 条指令单周期非流水线
的 CPU。实现方式是事先设计好指令所需的组件、各类控制信号的取值、各类指
令的数据通路，然后基于 Vivado2018.3 用 Verilog 语言进行硬件描述将以上思
路实现。其中，用 Vivado2018.3 自带的行为仿真进行 45 条指令的行为级测试，
所有指令测试均通过，打包生成 IP，连接 PYQN 开发板和相应的 IO 接口，将打
包好的设计生成比特流，在 PYNQ 开发云平台运行事先写好在 CPU 里的二分查
找算法的指令，结果与行为仿真一致，运行成功。

目录：

第1章、指令选取
第2章、各部件功能设计
第3章、控制信号的设计
第4章、数据通路设计
第5章、指令验证
第6章、云平台运行二分查找算法
第7章、心得体会

完整代码和报告：

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Shihao Weng
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基于RISC-V的45条指令单周期CPU设计，可以分为以下几个部分： 1. 指令存储器：用于存储程序的指令，采用ROM或者RAM实现。 2. 指令译码器：用于解析指令，确定需要执行的操作类型。 3. 寄存器堆：用于存储数据和指令执行过程中的中间结果，采用多个寄存器实现。 4. 运算单元：用于执行指令中的算术和逻辑操作，包括加减乘除等。 5. 存储器单元：用于执行指令中的存储和读取操作，包括Load和Store等。 6. 控制单元：用于控制指令执行的整个过程，包括指令的取出、译码、执行、结果写回等。 在单周期CPU设计中，每个指令都需要用一个时钟周期来完成。具体来说，CPU在每个时钟周期内完成以下操作： 1. 取指令：从指令存储器中取出指令，并将其送入指令译码器中。 2. 指令译码：根据指令的类型，确定需要执行的操作，并将对应的操作码发送给控制单元。 3. 操作执行：根据控制单元发送的操作码，执行对应的操作，包括算术和逻辑运算、存储器访问等。 4. 结果写回：将操作执行的结果写回到寄存器堆中。 在基于RISC-V的45条指令单周期CPU设计中，以上步骤都需要完成。需要注意的是，由于每个指令都需要用一个时钟周期来完成，因此在执行某些较复杂的指令时，需要多个时钟周期才能完成。如果需要更高的性能和效率，可以采用流水线等技术来优化CPU的设计。
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