基于RISC-V架构的45条指令单周期CPU设计——第7章

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心得体会

组员一：

这次实验花了许多时间，小组也一起熬了很多夜，主要还是因为要从头开始
学一些东西，比如 Verilog 编程，Vivado 封装线路设计，Python 测试代码撰写。
但是，收获是非常多的，经过这次实验，我了解了如何用 VHDL 设计一个硬
件，并且亲身实践地完成了，中途遇到好多好多困难，有时候真的会脾气非常暴
躁，但是当我做完了整个 CPU，并且在云平台运行测试二分算法成功，那种成就
感是非常强的。
经过本次实验，然我进一步理解了 RISC-V 架构的 CPU 的数据通路，以及各
类控制信号，还有基于 RISC-V 架构的 CPU 指令的含义，当然还有 Verilog 硬件
描述语言该如何写，它是并行执行的一种语言，与我们传统的 C++有着本质区别，
与其说是一门语言，更像是一种硬件设计的描述手段。
当然，这次实验还是有些遗憾的，比如没有像真正设计 CPU 一样，把寄存器
地址进行划分，而是做了通用处理，也没有能够挑战一下流水线的设计。

组员二：

在本次实验中，通过对译码器的编写对 CPU 整体架构以及数据通路和指令格
式有了非常深刻的认识。并掌握了 Verilog 的书写。人工实现了汇编的编写、汇
编到二进制代码的实现。
但还存在不足之处：译码编写比较混乱，MUX 选取较多，容易遗漏控制信号。
从一开始的什么也不会跌跌撞撞一步步完成，还是比较有成功感和收获的。

组员三：

在单周期 cpu 设计的整个实验中，我对于 cpu 的实现过程和整体架构有了更
进一步的体会和更全面的了解，之前听完课对于讲的知识还有些茫然，而这个实
验就是对于课堂上学到知识的一次很好的应用和实践，有些课堂上不懂的地方在
实验的过程中都有了更好的理解。
当然也遇到了非常多的困难，像云平台测试、汇编代码的运行等都是经过很
多次的尝试才成功，不过我从中感受到了合作的力量，提高了我分工合作的意识。