同步FIFO和异步FIFO的verilog代码

你能给我个棒棒糖吗

已于 2022-03-04 10:31:29 修改

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分类专栏： FIFO verilog 文章标签： vim

于 2022-03-03 19:19:32 首次发布

本文链接：https://blog.csdn.net/qq_44766436/article/details/123261462

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这篇博客介绍了使用Verilog语言设计双端口RAM和两种类型的FIFO——同步FIFO与异步FIFO的详细过程。首先，展示了双端口RAM的模块定义，然后分别阐述了同步FIFO和异步FIFO的工作原理及其实现，包括地址转换、空满标志的判断和跨时钟域的数据传输。最后，给出了异步FIFO的简单验证和测试代码。

摘要由CSDN通过智能技术生成

博主也是初学verilog，若有错误，敬请指出！

1.双端口RAM

module ram2port #(parameter ADDR = 4, DEPTH = 2**ADDR, WIDTH = 8) (rst,in,out,write_clk,read_clk,write_en,read_en,read_addr,write_addr);

input [WIDTH - 1 : 0] in;
input write_clk;
input write_en;
input read_en;
input read_clk;
input rst;
input [ADDR - 1 : 0] read_addr;
input [ADDR - 1 : 0] write_addr;
output reg [WIDTH - 1 : 0] out; 

reg [WIDTH - 1] mem [DEPTH - 1 : 0];

always@(posedge write_clk or negedge rst) begin
	if(~rst) begin
		for(integer i = 0 ; i < DEPTH ; i = i + 1) begin
			mem[i] <= 0;
		end
	end
	else if(write_en)
		mem[write_addr] <= in;
end

always@(posedge read_clk) begin
	if(read_en)
		out <= mem[read_addr];
	else 
		out <= 0;
end

endmodule

2.同步FIFO

module synfifo( clk,  // syn clock
		rst,  //reset
		write_en,
		read_en,
		out,		
		in,
		empty,
		full); 

parameter WIDTH = 8;
parameter DEPTH = 16;
parameter ADDR = 4;

input clk;
input rst;
input write_en;
input read_en;
input[WIDTH:1] in;//