基于Cyclone IV可重配置（pll_reconfig）模块的使用指南（二）

最新推荐文章于 2022-10-28 17:21:47 发布
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分类专栏： FPGA pll_reconfig 文章标签： 嵌入式 底层应用开发
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本文链接：https://blog.csdn.net/qq_44810239/article/details/111187417
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本文介绍了基于Cyclone IV FPGA的pll_reconfig模块使用，重点讨论了时钟频率和占空比的计算方法，以及相应的代码实现过程。内容包括链式寄存器、时钟信号计算、频率和占空比的计算公式，以及编程时序和注意事项。参考了多位作者的资料和官方芯片手册。
摘要由CSDN通过智能技术生成

pll_reconfig使用指南

链式寄存器

由上一个博客提到，Cyclone IV的寄存器链为144位（注：并不是所有的皮FPGA都是144位，这里仅仅是针对EP4CE10F17C8N），关于每位对应的含义可通过记事本打开的方式详细了解。这里对EP4CE10F17C8N做一个简单的总结：

位数 意义
0~1 Reserved Bits
2~3 Loop Filter Capacitance
4~8 Loop Filter Resistance
9 VCO Post Scale
10~14 Reserved Bits
15~17 Change Pump Current
18 N-Bypass
19~26 N-High Count
27 N-odd
28~35 N-Low Count
36 M-Bypass
37~44 M-High Count
45 M-odd
46~53 M-Low Count
54 clk0-Bypass
55~62 clk0-High Count
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学海小白
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基于Cyclone IV可重配置（pll_reconfig）模块的使用指南（一）
qq_44810239的博客
11-08 2440
pll_reconfig使用指南锁相环pll_reconfig的配置注意事项 前言：因为课题组的需要，需要利用FPGA实现一个30M且精度为1%的pwm波，奈何手里的这款FPGA（EP4CE10F17C8N）性能实在是一般,最高只能稳定输出200M的时钟信号，而按照传统方法做到上述输出，则至少需要3GHz的时钟信号。最后我想到动态调整pll，直接将时钟信号当成pwm输出的方法来实现，但最终结果却不尽人意，每次重配置耗时太长，无法满足需求。（后文会给出调整时序图） 锁相环 关于锁相环的东西，在大部分的博客都有
PLL 动态重配置手把手教程
huangtongyi的博客
10-12 6626
查阅了所有关于PLLRECONFIGURATION的资料（官方和非官方），发现说的都差不多，但是说的内容都是高高在上，一点都不接地气。让我这种学渣看的不清不楚迷迷糊糊。所以以下内容在于帮助像我一样的学渣一步一步的学会PLL RECONFIGURATION。 本文介绍的PLL动态重配置是通过动态更新ALTPLL IP内核中的参数实现。PLL IP内核中的参数又是通过ALTPLL RECONF...
基于Cyclone IV可重配置（pll_reconfig）模块配置
12-16
此资源主要为Cyclone IV的pll_reconfig使用范例，利用pll_reconfig实现时钟的动态配置，其详细的配置步骤可参考我的这篇博客https://blog.csdn.net/qq_44810239/article/details/109522470，此外里面还包含有Cyclone IV的器件手册中文版以及官方的pll_reconfig使用指南
quartus动态配置pll reconfig
zhangkui469226425的博客
10-28 893
quartus动态配置pll reconfig
fpga pll重配置实验总结
weixin_30586085的博客
01-19 570
今天做了pll重配置的实验，输入时钟50m初始配置输出75m经重配置后输出100m，带宽为low，使用的ip:rom，altpll_reconfig ,altpll,将altpll配置为可重配置模式，altpll_reconfig配置为从rom读取，rom配置为1位宽，深度256，千万要注意，用rom的话一定要对q输出锁存，原因如下： 因为rom_data_in要求的是在write_rom_...
在Cyclone IVE中使用进位链的几个规则
weixin_30699443的博客
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11-29 1525
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基于cyclone iv可重配置(pll_reconfig)模块的使用指南
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12-03
Cyclone IV可重配置 (PLL_RECONFIG) 模块是逻辑元件和可编程时钟锁相环 (PLL) 的集成。它允许您在 FPGA 中动态重新配置 PLL，而无需重新编程整个 FPGA 芯片。以下是使用指南： 第一步是在 Quartus II 编程环境中创建一个新的项目，并选择 Cyclone IV FPGA。然后将 PLL_RECONFIG 模块添加到设计中。 接下来需要配置 PLL_RECONFIG 模块的参数，包括输入时钟频率、输出时钟频率、时钟倍频、以及其他相关参数。这些参数取决于您的具体应用需求。 一旦配置完毕，您需要将设计编译成可综合的格式。确保 PLL_RECONFIG 模块正确地与其他逻辑元件连接，并且时序满足设计要求。 在设计编译完成后，可以将设计下载到 FPGA 芯片中进行验证。如果 PLL_RECONFIG 模块工作正常，您应该能够动态重新配置 PLL 并观察到输出时钟的变化。 值得注意的是，对于使用 PLL_RECONFIG 模块的设计，需要确保 FPGA 芯片上有足够的资源来支持动态重配置。此外，还需要考虑时钟重配置的稳定性和时序要求。 最后，建议在使用 PLL_RECONFIG 模块时仔细阅读相关的文档和应用笔记，以确保正确地配置和使用该模块。 总之，通过合理配置和使用 PLL_RECONFIG 模块，可以实现动态时钟重配置的功能，为特定的应用提供更大的灵活性和性能优化的可能。
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