Altera内部结构（一）：Cyclone IV内部资源特点

Cyclone IV系列是Altera（Intel）公司非常经典的FPGA芯片系列，所以下面就简单介绍下Cyclone IV系列。在Cyclone IV的器件手册中，可以查到相关资料。

一、Cyclone IV的特点（内部资源特点）

1、Cyclone IV总特点

1、Cyclone IV是一款低成本、低功耗的FPGA结构（是不是每款芯片都这样说？）
2、有6k到150k的LE（逻辑单元，在Xilinx叫 Logic Cell （LC），虽然名字不一样，但是意思是一样的）后面会介绍LE的构成。
2、有最高6.3Mbit的嵌入式内存
3、有最高360个18*18的乘法器，用于DSP处理密集型应用
4、协议桥接应用低于1.5 W总功率

2、Cyclone IV E系列内部资源

以我们常用的Cyclone IV EP4CE10来说，
有10320个LEs；
嵌入式存储器有414kbit；
18*18的乘法器有23个；
PLL锁相环有两个（在quartus II的PLL锁相环IP核的配置界面中，我们可以输出最多5个不同频率相位的时钟，两个PLL的话，可以输出10个不同频率相位的时钟，在器件手册中也说每个PLL可以输出5个时钟，但是PLL只能提供固定倍频，有时候需要的频率达不到，只能使用相近的频率。假如输入50MHZ的时钟，想要92M的时钟，但是锁相环不能输出该时钟，只能输出25M、33.333M、75M、100M等的时钟，那就只能使用相近的时钟）
全局时钟网络有10个；（这个在进行时序分析和约束的时候作用很大）
用户I/O bank8个；
最大用户可使用的I/O179个（包括所有通用目的I/O，专用时钟引脚，和双重目的配置引脚。收发器引脚和专用配置引脚不包括在引脚计数）。

而Cyclone IV GX系列的芯片就高端一些，资源也更多，还有多用途PLL以及最大传输速率等参数

3、LAB（Logic Array Block）逻辑阵列块

在Xilinx的叫法为可配置逻辑块（CLB）
一个LAB由相邻的LE组成，每个LAB包含16个LE、相连的进位链和级联链。

4、核心结构

Cyclone 系列都采用同一种结构，该结构由逻辑单元LE、存储器块和乘法器组成

5、LE（logic element）逻辑单元

在Xilinx叫 Logic Cell （LC）
LE一般由一个四输入的LUT（Look Up Table查找表）和一个寄存器组成。

6、存储器块M9K

在Cyclone系列中，每个M9K内存块提供9 Kbits的嵌入式SRAM内存。您可以将M9K块配置为单端口、简单双端口或真双端口RAM，以及FIFO缓冲区或ROM。

7、乘法器

Cyclone系列的乘法器结构都一样，所述嵌入式乘法器块可实现18×18或两个9×9乘数在一个块里。

8、时钟管理

CycloneIV 最高可以有30个全局时钟网络和最高8个PLL，其中每个锁相环有5个输出。

9、外部存储器接口

Cyclone IV设备支持SDR、DDR、DDR2 SDRAM和QDRII SRAM接口。
Altera DDR SDRAM内存接口解决方案由一个PHY接口和一个内存控制器组成。Altera 供应PHY IP和可以使用它与自己的自定义内存结合控制器或altera提供的内存控制器。

10、配置方式

其中最常用的配置方式就是JTAG，因为该方式可以在线调试，非常方便。