编程Verilog——半加器详解

最新推荐文章于 2024-06-30 16:32:03 发布

小孩纸哟

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分类专栏：学生原创编程语言文章标签： verilog

本文链接：https://blog.csdn.net/qq_45742155/article/details/110309953

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本文详细探讨了Verilog编程中的半加器，讲述了如何实现两个一位二进制数的相加，不考虑低位进位。通过分析半加器的逻辑结构和真值表，阐述其工作原理。

摘要由CSDN通过智能技术生成

1.半加器：用于计算两个一位二进制相加，不考虑低位进位。
（1）我们现在假设一下：a和b都是输入信号，cout是输出信号，sum是求和
（2）那么它们的真值表可以表示为：

![在这里插入图片描述](https://img-blog.csdnimg.cn/20201129130450429.png#pic_center)
根据真值表，可以快速的得到输入输出关系（逻辑结构）是：
cout = a^b（表示a异或b）也就是(a&(b)+b&(a))
sum = a&b（表示a与b，也就是and(sum,a,b)）
（3） 下面，我们分结构描述、行为描述和数据流描述来写半加器的源代码
在此之前，Vivado的安装说明以及使用说明参见微信公众号“空谷小莜蓝”获取
① 我们创建的新工程的名字就叫做：half_add，我们首先来看的就是结构描述：我们在Design Sources中创建一个新的仿真文件：half_add1，在Simulation Sources中创建一个新的测试文件：tb_half_add1，准备工作就是这样
② 在half_add1中写的仿真源代码是：

module half_add1
(
input a,b,
output cout,sum
/开始在模块中声明了输入信号：a,b和输出信号cout和sum/
);
//下面开始结构描述,操作关键字（输出,输入1，输入2,…输入n）
xor(cout,a,b);
and(sum,a,b);
//上面的两行分别表示：a和b进行异或运算值传递给cout&#x