qq_45910789的博客

本文介绍了一种解决Vivado不支持新版Matlab的问题的方法。由于Vivado只支持最近两年的三个版本的Matlab，例如Vivado 2018.3仅支持Matlab 2017a、2017b和2018a，因此对于更新版本的Matlab，需要进行一些手动配置，编辑Vivado安装目录下的ml_supported.xml文件，添加对新版Matlab的支持。

OBUFDS是一个支持低压差分信号的单输出缓冲器，用于将单端信号转换为差分信号，适用于需要差分信号驱动的应用场景，如高速数据传输和时钟信号传递。本文将对其进行使用说明，实例化代码模版获取及参数说明，提供使用示例设计代码和仿真代码。

IBUFDS是一个支持低压差分信号的输入缓冲器的使用说明，实例化代码模版获取及参数说明，使用示例设计代码和仿真代码。

Xilinx FPGA提供了IBUFDS_GTE3原语，一种专为高速应用设计的差分时钟输入缓冲器。本文将详细介绍IBUFDS_GTE3的参数配置、端口连接和实例化。

读 嵌入式高速串行总线技术 基于FPGA实现与应用_张峰 记高速串行总线技术技术点（1）采用串行比特流实现高速数据传输，数据以帧格式进行传输，以帧头（SOF）、帧尾（EOF）界定数据边界。（2）含有编、解码、CRC校验及扰码结构，如8B/10B、64B/66B、64B/67B等，通常含有加扰码（Srambing）以及CRC校验功能。（3）具有链路同步功能。

因此，基于比特流的高速串行通信总线，如PCIE总线在PC领域得到广泛应用。在工业和嵌入式应用领域，出现了FC、SRIO、Aurora等多种协议标准，针对ADC、DAC专用接口，也出现了JESD204协议代替传统的LVCMOS电平、多位数据并行的ADC、DAC接口方式。可以按照传输速率、连接类型、适用范围、应用领域、使用环境、传输方式等多种方式进行分类，FPGA利用内嵌的高速串行收发器GTX可实现多种高速串行总线接口，可以购买各种高速串行总线IP核直接使用，也可自己理解协议编写高速串行总线的IP核。

本文仅为记录在学习AXI4总线过程中vivado的使用技巧，以及记录Address Editor 使用方法；1.Address Editor（地址编辑器）简介（GPT）Address Editor（地址编辑器）用于管理和配置FPGA设计中的IP核和外设的地址空间。它允许设计者指定每个IP核或外设在FPGA的物理地址范围内的具体位置和大小。不同的 IP 核和内存资源需要映射到特定的地址空间。

本文简单介绍了MMCM的原理，并通过调用 MMCM IP 核输出四路不同频率、相位或者占空比的时钟。

入门实现了一个流水灯效果，每隔0.5秒 LED 的状态会向左移动一位

在复杂的逻辑设计中，很多情况我们都需要检测信号的跳变。如果一个信号发生跳变，则逻辑给出一个指示，这个指示用来控制其他信号的动作，这种情况就需要有一个边沿检测电路，本文主要采用时序逻辑设计思想来设计边沿检测电路。

在复杂的逻辑设计中，很多情况我们都需要检测信号的跳变。如果一个信号发生跳变，则逻辑给出一 个指示，这个指示用来控制其他信号的动作，这种情况就需要有一个边沿检测电路，本文主要采用组合逻辑设计思想来设计边沿检测电路。

设计一个1秒钟的计数器。

计数器是逻辑设计中非常常用的一个时序电路，计数器是由寄存器和加法器组成的，使用计数器可以实现使用计数器可以对脉冲的个数计数，以实现测量、计数、分频和控制的功能。

本文介绍了Vivado和Notepad++关联使用在FPGA开发和编程过程中的好处，并具体展示了如何进行Vivado和Notepad++的关联方法。