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FPGA
文章平均质量分 69
十三啊嘞
这个作者很懒,什么都没留下…
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Xilinx FPGA 原语解析(一):IBUFDS_GTE3 差分时钟输入缓冲器
Xilinx FPGA提供了IBUFDS_GTE3原语,一种专为高速应用设计的差分时钟输入缓冲器。本文将详细介绍IBUFDS_GTE3的参数配置、端口连接和实例化。原创 2024-08-03 22:14:56 · 594 阅读 · 0 评论 -
高速总线概述(二):高速总线技术要点(比特流高速数据传输,编、解码、CRC校验及扰码结构,链路同步)
读 嵌入式高速串行总线技术 基于FPGA实现与应用_张峰 记高速串行总线技术技术点(1)采用串行比特流实现高速数据传输,数据以帧格式进行传输,以帧头(SOF)、帧尾(EOF)界定数据边界。(2)含有编、解码、CRC校验及扰码结构,如8B/10B、64B/66B、64B/67B等,通常含有加扰码(Srambing)以及CRC校验功能。(3)具有链路同步功能。原创 2024-08-02 11:58:40 · 357 阅读 · 0 评论 -
高速总线概述(一):总线分类
因此,基于比特流的高速串行通信总线,如PCIE总线在PC领域得到广泛应用。在工业和嵌入式应用领域,出现了FC、SRIO、Aurora等多种协议标准,针对ADC、DAC专用接口,也出现了JESD204协议代替传统的LVCMOS电平、多位数据并行的ADC、DAC接口方式。可以按照传输速率、连接类型、适用范围、应用领域、使用环境、传输方式等多种方式进行分类,FPGA利用内嵌的高速串行收发器GTX可实现多种高速串行总线接口,可以购买各种高速串行总线IP核直接使用,也可自己理解协议编写高速串行总线的IP核。原创 2024-07-30 22:30:03 · 269 阅读 · 0 评论 -
Vivado如何打开 Address Editor 编辑对应的总线接口地址空间映射
本文仅为记录在学习AXI4总线过程中vivado的使用技巧,以及记录Address Editor 使用方法;1.Address Editor(地址编辑器)简介(GPT)Address Editor(地址编辑器)用于管理和配置FPGA设计中的IP核和外设的地址空间。它允许设计者指定每个IP核或外设在FPGA的物理地址范围内的具体位置和大小。不同的 IP 核和内存资源需要映射到特定的地址空间。原创 2024-07-27 16:15:20 · 510 阅读 · 0 评论 -
FPGA深入浅出IP核学习(一)-- vivado中clk IP MMCM核的使用
本文简单介绍了MMCM的原理,并通过调用 MMCM IP 核输出四路不同频率、相位或者占空比的时钟。原创 2024-06-05 22:09:28 · 1667 阅读 · 0 评论 -
FPGA实战学习笔记(一):LED流水灯设计
入门实现了一个流水灯效果,每隔0.5秒 LED 的状态会向左移动一位原创 2024-05-31 09:21:08 · 1756 阅读 · 0 评论 -
FPGA学习笔记(二):上升沿、下降沿和双边沿检测电路(时序逻辑)
在复杂的逻辑设计中,很多情况我们都需要检测信号的跳变。如果一个信号发生跳变,则逻辑给出一个指示,这个指示用来控制其他信号的动作,这种情况就需要有一个边沿检测电路,本文主要采用时序逻辑设计思想来设计边沿检测电路。原创 2024-05-19 11:28:04 · 684 阅读 · 1 评论 -
FPGA学习笔记(一):1s钟计数器拓展
设计一个1秒钟的计数器。原创 2024-05-18 22:58:15 · 704 阅读 · 0 评论 -
FPGA学习笔记(二):上升沿、下降沿和双边沿检测电路(组合逻辑)
在复杂的逻辑设计中,很多情况我们都需要检测信号的跳变。如果一个信号发生跳变,则逻辑给出一 个指示,这个指示用来控制其他信号的动作,这种情况就需要有一个边沿检测电路,本文主要采用组合逻辑设计思想来设计边沿检测电路。原创 2024-05-19 10:10:36 · 1690 阅读 · 0 评论 -
FPGA学习笔记(一):计数器
计数器是逻辑设计中非常常用的一个时序电路,计数器是由寄存器和加法器组成的,使用计数器可以实现使用计数器可以对脉冲的个数计数,以实现测量、计数、分频和控制的功能。原创 2024-05-17 23:06:06 · 530 阅读 · 0 评论 -
Vivado2017.4与Notepad++的关联方法
本文介绍了Vivado和Notepad++关联使用在FPGA开发和编程过程中的好处,并具体展示了如何进行Vivado和Notepad++的关联方法。原创 2024-03-24 21:09:52 · 933 阅读 · 0 评论