Verilog初级模块代练

-electronic-engineer

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分类专栏： verliog 零基础手把手教文章标签： fpga开发

于 2022-12-30 13:54:22 首次发布

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实例1 二选一多路选择器

module muxtwo(out a,b,sl);
		input a,b,sl;
		output reg out;
		always@(sl or a or b)
		if(!sl) out=a;
		else out=b;
	endmodule

解析：
第一行：module定义模块名称为muxtwo,括号内为输入，输出端名称a,b,sl,out)
第二行：定义输入端
第三行：定义输出端，这里的reg指寄存器类型，与之相对应的是wire类型，他们的区别是wire表示线通，即输入有变化，直接反应（如与、非门的简单连接），reg表示一定要有触发，输出才会反映输入的状态。wire一般用在组合逻辑中，reg一般用在时序逻辑中。
第四行：用于判断a,b,sl是否有一个变化，有就继续向下执行，always@(sl or a or b)，即不带时钟边沿的，综合后是组合逻辑类型；相对应的always @（posedge clk）形式的，是边沿的，综合出来一般是时序逻辑，会包含触发器（Flip-Flop），
第五行与第六行构成if…else条件语句，当sl输入为低电平时，输出为a，反之为b。
第七行：endmodule指结构模块，同开始的module相对应。

示例一在这里插入图片描述

实例2 与非门的二选一数据选择器

前面我们已经知道了二选一的数据选择器的逻辑功能，因此可以画出真值表,和逻辑表达式：
在这里插入图片描述

module muxtwo(a,b,sl.out) 
    input a,b,sl;
    output reg out;
    wire nsl,sela,selb;
    assign nsl=~sl;
    assign sela=a&nsl;
    assign selb=b&sl;
    assign out=sela|selb;
   endmodule

解析：
第一行：module定义模块名称为muxtwo,括号内为输入，输出端名称a,b,sl,out)
第二行：定义输入端。
第三行：定义输出端。
第四行：定义nsl,sela,selb线直接连接
第五行：assign nsl=~sl,表示是一个非门，后面的assign sela=a&nsl;
assign selb=b&sl;assign out=sela|selb;都是形容与门和或门这样简单的逻辑门连接关系，也就是为什么用wire和assign组合。> 第七行：endmodule指结构模块，同开始的module相对应。

实例3三位加法器

数电中加法器分为全加器和半加器，此处有进位，是全加器

module adder(count,sum,a,b,cin)
	input [2:0]a,b;
	input cin;
	output count;
	output[2:0]sum;
	assign[count,sum]=a+b+cin;
endmodule

第一行：定义加法器
第二行,第三行：定义输出三位数啊a,b和输出sum
第四行：定义输出端口

实例4，2位比较器

module comapre (a,b,equal)
	output equal;
	input [1:0]a,b;
	assign equal=(a==b)? 1:0;
	endmodule

关键在于第四行，利用assign 连续化语句进行判断等式子，实现1或者0的输出。

实例5 三态门输出（双模块）

module trist1(sout,sin,ena);
output sout;
input sin,ena;
mytri tri_inst(.out(sout),in(sin),enable(ena));
ensmodule

module mytri(out,in,enable);
output out;
input in,enable;
assign out=enable?in:'bz;
ensmodule

解析：## 标题
本代码为双模块，其中注意‘bz指二进制高阻态，前面系数是0

在这里插入图片描述

实例6，initial赋值

initial 
   begin
    areg=0;
    for(index=0;index<size;index+1)
     memory[index]=0;
     end

实例7，always应用

reg tick;
reg[7:0] counter;
always@(posedge areg)
 begin
 counter=counter+1;
 tick=~tick;
 end

实例8，红绿灯

module traffic lights;
  reg clock,red,amber,green;
  parameter on=1,off=0,red_tics=350,amber_tics=30,green_tics=200;
  initial red=off;
  initial amber=off;
  initial green=off;
always
  begin
    red=on;
    light(red,red_tics);
    green=on;
    light(green,green_tics);
    amber=on;
    light(amber,amber_tics);
   end
   
task light;
  output color;
   input[31:0]tics;
   begin
     repeat(tics)
     @(posedge clock);
     color=off;
     end
     endtask
always 
     begin
        #100 clock=0;
        #100 clock=1;m//#指代延时时间，时间长短有timescale决定
        end
        endmodule

进阶训练（给图写代码）：

例题一：
在这里插入图片描述

module out(a,b,c,d,f)
  input a,b,c,d;
  output f;
  assign f=（(a&b)&(c&d))
  ensmodule

例题二：
第一种写法：

reg FF1,FF2,FF3;
always@(posedge(clock))
begin
 FF1<=input;
 FF2<=FF1;
 FF3<=FF2;
 end

第二种写法：

reg FF1,FF2,FF3;
always@(posedge clock)
output=FF3;
FF3=FF2;
FF2=FF1;
FF11=input;
end

在这里插入图片描述

例题三：加法器（全加器设计）

module add_4(X,Y,sum,C);
input[3:0]X,Y;
output[3:0]sum;
output C;
assign {C,Sum}=X+Y;
endmodule

例题四：乘法器

module mult_4(X,Y,mult)
input[3:0]X,Y;
output[7:0] Product;
assign Product=X*Y;
endmodule

例题五：比较器

module compare（X,Y,big,equal,small）
input [width-1:0] X,Y;
output small,big,equal;
reg samll,big,equal;]
parameter width=8;
 
 always@(X or Y)
 begin 
 	if(X=Y)
 	equal=1;
 	else equal=0;
 	
 	 	if(X>Y)
 	big=1;
 	else big=0;
 	
 	 	if(X<Y)
 	small=1;
 	else small=0;
 	end
 	endmodule

例题七：同步八位寄存器

module register8(ena,clk,data,rst,out);
input ena,clk,rst;
input[7:0] data;
output[7:0] out;
always@(posedge clk)
if(!rst)
out<=0;
else if(ena)
out<=data;
endmodule

例题八：四位计数器

module counter4(out,reset,clk)
out[3:0]out;
input reset,clk;
reg[3:0] out;
always@(posedge clk)
begin
if (reset) out<=0; //同步复位
else out<=out+1; //计数
end
endmodule

例题九：三八译码器

module decoder(out,in);
output[7:0] out;
input[2:0] in;
assign out =1'b1<<in;
ensmodule

例题十：四选一数据选择器

module mux4(out,in0,in1,in2,in3,sel);
output out;
input in0,in1,in2,in3;
input [1:0]sel;
reg out;
always@(in0 or in1 or in2 or in3 or sel)
  case(sel)
  2'b00: out=in0;
  2'b01: out=in1;
  2'b10: out=in2;
  2'b11: out=in3;
default: out=2'bx;
endcase
endmodule

例题十一：用initial语句对A,B,C赋值

timescale 1ns/1ns
module test;
reg a,b,c;
initial 
  begin
  A=0;B=1;C=0;
  #50 A=1;B=0;
  #50 A=0;C=1;
  #50 B=0;C=0;
  #50 $finish
  end 
  endmodule

例题十二：模60的BCD加法计数器

module count60(qout,data,load,cin,reset,clk)
output[7:0] qout;
output cout;
input[7:0] data;
input load,cin,clk,reset;
reg[7:0] qout;
always @(posedge clk) //clk 上升沿时刻计
begin
if (reset) qout<=0; //同步复位
else if(load) qout<=data; //同步置数
else if(cin)
begin
if(qout[3:0]==9) //低位是否为 9，是则
begin
qout[3:0]<=0; //回 0，并判断高位是否为 5
if (qout[7:4]==5) qout[7:4]<=0;
else
qout[7:4]<=qout[7:4]+1; //高位不为 5，则加 1
end
else //低位不为 9，则加 1
qout[3:0]<=qout[3:0]+1;
end
end
assign cout=((qout==8'h59)&cin)?1:0; 
endmodule

例题十三：阶乘运算函数

module funct(clk,n,result,reset);
output[31:0] result;
input[3:0] n;
input reset,clk;
reg[31:0] result;
always @(posedge clk) //在 clk 的上升沿时执行运算
begin
if(!reset) result<=0; 
else begin
result <= 2 * factorial(n); //调用 factorial 函数
end
end
function[31:0] factorial; //阶乘运算函数定义（注意无端口列表）
input[3:0] opa; //函数只能定义输入端，输出端口为函数名本身
reg[3:0] i;
begin
factorial = opa ? 1 : 0;
for(i= 2; i <= opa; i = i+1) 
factorial = i* factorial; //阶乘运算
end
endfunction
endmodule