使用Verilog-A做一个开关

通常测试电路的时候，有时候需要用到好多开关。

最开始使用的是一下方式，直接使用电源给VDD或者VSS

但是对于使用的多了，发现改起来好麻烦。

借助chatgpt写了个开关模型来控制。

代码如下

`include "constants.vams"
`include "disciplines.vams"

module kaiguan (
    output [14:0] out
);

    // Define internal electrical variables
    electrical [14:0] out;
    parameter real VCC = 5.0;
	parameter real VSS = 0;        // Parameter for VSS voltage
    parameter real IN0 = 0.0;       // Input parameter for bit 0
    parameter real IN1 = 0.0 ;      // Input parameter for bit 1
    parameter real IN2 = 0.0;      // Input parameter for bit 2
    parameter real IN3 = 0.0;       // Input parameter for bit 3
    parameter real IN4 = 0.0;      // Input parameter for bit 4
    parameter real IN5 = 0.0;       // Input parameter for bit 5
    parameter real IN6 = 0.0;      // Input parameter for bit 6
    parameter real IN7 = 0.0;        // Input parameter for bit 7
    parameter real IN8 = 0.0;       // Input parameter for bit 8
    parameter real IN9 = 0.0;        // Input parameter for bit 9
    parameter real IN10 = 0.0;       // Input parameter for bit 10
    parameter real IN11 = 0.0;       // Input parameter for bit 11
    parameter real IN12 = 0.0;       // Input parameter for bit 12
    parameter real IN13 = 0.0;       // Input parameter for bit 13
    parameter real IN14 = 0.0; 
    // Assign outputs based on input parameters
    analog begin
        // Assign each output based on the corresponding input parameter
        V(out[0]) <+ (IN0 == 1 ? VCC : VSS);
        V(out[1]) <+ (IN1 == 1 ? VCC : VSS);
        V(out[2]) <+ (IN2 == 1 ? VCC : VSS);
        V(out[3]) <+ (IN3 == 1 ? VCC : VSS);
        V(out[4]) <+ (IN4 ==1 ? VCC : VSS);
        V(out[5]) <+ (IN5 == 1 ? VCC : VSS);
        V(out[6]) <+ (IN6 == 1 ? VCC : VSS);
        V(out[7]) <+ (IN7 == 1 ? VCC : VSS);
        V(out[8]) <+ (IN8 ==1 ? VCC : VSS);
        V(out[9]) <+ (IN9 == 1 ? VCC : VSS);
        V(out[10]) <+ (IN10 == 1 ? VCC : VSS);
        V(out[11]) <+ (IN11 ==1 ? VCC : VSS);
        V(out[12]) <+ (IN12 == 1 ? VCC : VSS);
        V(out[13]) <+ (IN13 == 1 ? VCC : VSS);
        V(out[14]) <+ (IN14 == 1 ? VCC : VSS);
    end

endmodule

最终样式

代码里共有15个开关，可以设置VCC、VSS和控制哪个输出为1