STA小结1

STA小结1

首先回顾一下相关公式推导

setup slack=data requre time(setup)- data arrival time= T+tclk2+clockpessimism+uncertainty time-tclk1-tco-tdata

hold slack=data arrival time- data require time(hold)= T+tclk1+tco+tdata-(T+tclk2+th+clockpessimism +uncertainty time)

很多文章都有对上述公式的图解，主要就是通过画源寄存器和目的寄存器的连接图，对各个线路部分进行阐述，在此我就不作赘述，仅仅需要对上述公式中的两个参数：clock pessimism和uncertainty time进行说明。

clockpessimism 时钟悲观：在源寄存器和目的寄存器有一段路径是重合的，但是在时序分析中会考虑最大最小延迟，而这段路径的时钟频率在真实电路中肯定是统一的，不可能说又大又小，而这就是时钟悲观，简而言之，这会使得skew变化，因此要加上这个。

uncertain time :时钟有效沿触发的一个时间区间，在这个范围内会产生有效沿，他会被计算在data require time内。

通过 quartus和 timequest 对上述公式具体说明：

setup slack：

hold slack:

通过时序分析软件，对同一路径（关键路径）分析其对应的建立时间余量和保持时间余量（需要注意的是此处我只是为了更加明显的演示效果图，在实际工作中，不满足setup的路径和不满足hold的路径往往是不同的路径，可根据报告具体分析）可以明显看到对应的计算结果。

对时序优化，在前端设计往往是将源寄存器到目的寄存器之间加入多级寄存器，做流水处理，在流水处理后，会伴随打拍而导致时序错误，因此要根据实际情况进行处理，比如计数-1等方式。

而在IO时序分析中，依然遵循上述建立保持时间的总纲，因此直接上公式：

setup ：
data arrival time =launch edge + tclk1 + tco + tdata(int) + tdata(ext)

data require time = latch edge + tclk2(int) + tclk2(ext) - tsu

slack（su） = latch edge + tclk2(int) +tclk2(ext) – tsu - launch edge - tclk1 – tco - tdata(int) - tdata(ext) > =0
按照已知量在一侧，未知量在另一侧的原则进行移项操作
(latch edge - launch edge) - (tdata(ext) + tsu - tclk2(ext)) >= -tclk2(int) + tclk1 + tco + tdata(int)

hold ：
data arrival time = launch edge + tclk1 + tco + tdata(int) + tdata(ext)

data require time = latch edge + tclk2（int） + tclk2(ext) + th

Slack（hold）= launch edge + tclk1 + tco + tdata(int) + tdata(ext) - latch edge - tclk2（int） -tclk2(ext) - th >=0
按照已知量在一侧，未知量在另一侧的原则进行移项操作
(launch edge - latch edge) + ( tdata(ext) - tclk2(ext) - th) >= -tclk1 - tco - tdata(int) + tclk2（int）

最终得到：
output delay max：tdata(ext) - tclk2(ext) + tsu
output delay min ：tdata(ext) - tclk2(ext) - th

而当tdata(ext) =tclk2(ext)时，
output delay max： tsu
output delay min ： - th
这两个参数也正是在相关器件手册都会给出的值。