【FPGA时序分析一】

FPGA内部寄存器时序分析：

       

一，基本概念：

1，时钟偏斜：Tclk2-Tclk1

2，悲观补偿(clock pessimism):时钟线到source和destination的共同路径的差值，两者在第二个BUFG出来后还有一小段共同路径，因此补偿值为第二个BUFG之前和之后一小段的共同差值。

3，建立时间门限：Tsu

4，建立时间裕量(Setup Slack)：Tsycle(周期时间)+clk2-Tsu-(Tclk1+Tco+Tdata)

当Setup>0时，寄存器才能满足时序要求，且当Setup=0时，clk_in达到最大值。

5，保持时间门限(Th)：当数据采集后，需要保持稳定的一段时间，如果不满足则会出现亚稳态。

6，保持时间裕量(Hold slack)：clk1+Tco+Tdata+Tcycle-(Tcycle+Tclk2+Th)

二，vivado操作

impliment>>report Timming summary>>report Timming

Tip:查看时序报告前需正确的绑定引脚，负责没有意义，因为系统无法确定路线。

sinput delay分析与约束：

                                                     源同步时序系统（可以控制时钟与数据的固定相位，比如边缘触发方式，中心对齐触发方式）

同一源时钟时钟线只有一条，二对应的数据线有多条，使用不同数据线的input delay不同，上游器件的各种延时由厂家生产是测量决定，但同一数据线何时钟线由与快慢传输模式会导致各种延时有差异。

input delay：上游器件数据线和时钟到达fpga输入引脚的延时差。我们将对其进行约束。

input delay=Tco+Td_bd-Tc_d-Tc_bd

input delay_max

input delay_min

FPGA第一级寄存器Setup slack与Hold slack的计算

当Setup delay=0时，input delay 达到极限值，称之为极限input delay。

  max_output_delay = Tbd_max + Tsetup - Tcd_min

   min_output_delay = Tbd_min – Thold - Tcd_max

 

四，vivado操作 

editing timming>>input delay

系统同步时序模型（非源同步）（基本淘汰），因为无法控制source 与destination的相位偏移，延时不好处理。