Verilog数字系统设计十
任务和函数实验2
前言
随着人工智能的不断发展,机器学习这门技术也越来越重要,很多人都开启了学习机器学习,本文就介绍了机器学习的基础内容。提示:以下是本篇文章正文内容:
1 使用系统任务readmemb或readmemh从数据文件初始化实验8所设计的ROM、RAM;
2 设计合适的测试程序对初始化后的ROM、RAM进行读出测试,以验证系统任务的使用是否正确;
一、Verilog系统任务
示例:pandas 是基于NumPy 的一种工具,该工具是为了解决数据分析任务而创建的。
二、编程
1.要求:
1 使用系统任务readmemb或readmemh从数据文件初始化实验8所设计的ROM、RAM;
2 设计合适的测试程序对初始化后的ROM、RAM进行读出测试,以验证系统任务的使用是否正确;
2.设计思路:
3.ROM实现:
代码如下:
module ROM98 (Data,Addr,CS,RDEnable,Reset,Clk);
parameter width=8,msize=512;
input CS,RDEnable,Reset,Clk;
input[width:0] Addr;
input CS;
output [width-1:0] Data;
reg [width-1:0] Data_read;
reg [width-1:0] Mem [msize-1:0];
integer i;
initial
begin
$readmemb("init.dat",Mem,0,10);
end
always @(posedge Clk or posedge Reset)
begin
if(Reset)
begin
for(i=0;i<msize;i=i+1)
Mem[i] <= 0;
end
else if((RDEnable==1'b1)&&(CS==1'b1))//r
begin
Data_read<=Mem[Addr];
end
else
Data_read <= 8'bz;
$display("Mem[%d]result=%b",Addr,Mem[Addr]);
$display("Mem[%d]result=%h",Addr,Mem[Addr]);
end
assign Data=Data_read;
endmodule
测试代码如下:
module R0M98_TS;
reg CS_t,RDEnable_t,Reset_t,Clk_t;
wire [7:0] Data_t;
reg [8:0] Addr_t;
reg [7:0] Data_read_ts;
initial
begin
RDEnable_t = 1;//r
Reset_t = 0;
Clk_t = 0;
Addr_t = 0;
Data_read_ts = 0;
CS_t=1;
repeat(10)
begin
#10
Addr_t=Addr_t+1;
end
end
always #5 Clk_t=~Clk_t;
ROM98 myROM98(
.Data(Data_t),
.Addr(Addr_t),
.CS(CS_t),
.RDEnable(RDEnable_t),
.Reset(Reset_t),
.Clk(Clk_t)
);
endmodule
系统任务数据打印及仿真波形:
4.RAM实现:
代码如下:
module RAM98 (Data,Addr,CS,RWEnable,Reset,Clk);
parameter width=8,msize=512;
input CS,RWEnable,Reset,Clk;
input[width:0] Addr;
input CS;
inout[width-1:0] Data;
reg [width-1:0] Data_temp;
reg [width-1:0] Mem [msize-1:0];
integer i;
initial
$readmemb("init.dat",Mem,0,10);
always @(posedge Clk or posedge Reset)
begin
if(Reset)
begin
for(i=0;i<msize;i=i+1)
Mem[i] <= 0;
end
else if((RWEnable==1'b1)&&(CS==1'b1))//w
begin
Mem[Addr] <= Data;
end
else if((RWEnable==1'b0)&&(CS==1'b1))//r
begin
Data_temp<=Mem[Addr];
end
else
begin
Data_temp <= 8'bz;
end
$display("Mem[%d]=%b",Addr,Mem[Addr]);
$display("Mem[%d]=%h",Addr,Mem[Addr]);
end
assign Data=RWEnable?8'bz:Data_temp;
endmodule
测试代码如下:
module RAM98_TS;
reg CS_t,RWEnable_t,Reset_t,Clk_t;
wire [7:0] Data_t;
reg [8:0] Addr_t;
reg [7:0] Data_temp_t;
initial
begin
RWEnable_t = 1;//w
Reset_t = 0;
Clk_t = 0;
Addr_t = 0;
Data_temp_t = 0;
CS_t=1;
repeat(10)
begin
#5
Addr_t=Addr_t+1;
Data_temp_t=Addr_t;
end
#70
RWEnable_t = 0;//r
Addr_t=8'b0;
repeat(10)
begin
#5
Addr_t=Addr_t+1;
end
end
assign Data_t=RWEnable_t?Data_temp_t:8'bz;
always #5 Clk_t=~Clk_t;
RAM98 myRAM98(
.Data(Data_t),
.Addr(Addr_t),
.CS(_t),
.RWEnable(RWEnable_t),
.Reset(Reset_t),
.Clk(Clk_t)
);
endmodule
系统任务数据打印及仿真波形:
写测试:
读测试:
总结
提示:
以上就是今天要分享的内容,本文仅仅简单介绍了用Verilog的系统任务实现ROM和RAM的数据读写。