关于MOS管栅极和栅介质（氧化物）的材料选择

大皇鸽

已于 2022-09-21 09:32:16 修改

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分类专栏：微电子/ 半导体文章标签：材料工程

于 2022-09-08 21:05:34 首次发布

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事先声明，图是我们老师的PPT上截下来的，有水印，但是完全雨我无瓜

为什么需要高K材料？

在芯片的发展过程中，作为氧化层的SIO2的厚度一降再降，这使得mos管的漏电流现象十分严重。为了防止漏电流的产生，就需要增加栅介质层的厚度。但是，由电容的计算公式我们会发现，如果将SiO2的厚度增加（那不是开历史的倒车么），介电常数不变，会使得栅氧化层的等效电容降低，如此一来，在同样的栅极电压下，形成的反型层的厚度必然要降低，这肯定是不利于导通的。

那我们要怎么防止漏电流，同时也不让栅氧化层的电容降低呢？

前者要求我们增加栅氧化层的物理厚度，所以我们只能选择介电常数更高的氧化介质。

本来我在想，既然你因为二氧化硅介质层的厚度降低产生明显漏电流了，这下又为了防止漏电流去增加厚度，甚至还更换了一种材料。我不是很理解这种迷惑行为，你一开始不要做那么薄不就可以了吗？（不过在上面这张图中，高K截止的mos管的栅极通过压缩栅极电极的低电阻层的方式保证了栅极的高度不变）

还有一种可能就是，一开始在设计二氧化硅介质层的厚度的时候，因为二氧化硅的低K，就需要将二氧化硅的厚度给设计的薄一点，以满足反型层厚度的需求，这时候便已经有些许的漏电流效应了，只是在升级工艺的过程中，需要更薄的氧化介质层，才进一步压榨二氧化硅的厚度，导致了更强的漏电流。

emmm，我觉得采用一种新的材料，并不是仅仅因为一个原因的。还有一个原因要换掉二氧化硅。

就是P型mos管的二氧化硅介质层的硼穿透效应。

如果有一种方法可以同时解决两个问题岂不美哉？

如果说更换高K介质能降低漏电流但是带来氧化层厚度增加的总体效果不是那么完美，那么，如果还能再以多晶硅和高K介质不兼容的理由，更换成金属栅极，其防止B穿透的附加效果就教这一次革新的进步无懈可击。

多晶硅耗尽效应

金属栅极又带来了一个好处，就是抑制多晶硅的耗尽效应。

先说一说耗尽效应的副作用，如上图所说，会增大栅介质的有效厚度，那又怎样？

还记得更换高K介质的原因吗？栅介质厚度的增加会导致产生出一部分的耗尽层电容与栅氧化层电容串联，降低总电容，还是不利于反型层的形成与消失，也就是mos管的反应速度，所以应当避免。

那么为什么更换成金属栅就好了呢？

一方面是因为可以从根源上移除硼穿透作用，另一方面，也可以抑制多晶硅的耗尽效应，这与两种材料在导电方面的原理的不同有关。

这是硼掺杂的硅的导电原理，在掺杂了硼之后，硼原子化为不可移动的硼正离子和三个电子，三个电子和周围的硅原子成键后会有一个硅原子的电子无法成键，便余下来一个空穴（载流子），导电便是靠了这空穴的移动，但是其中并没有负电荷可移动。

回到上上张图。

我们可以看到栅电极在加正电压后，电极和多晶硅的界面并没有负电荷的出现，仅仅是多晶硅和栅介质之间有因外电场产生的感应电荷，由于没有负电荷，所以抵抗外电场的力就仅由感应出的空穴们来出了，从而达到平衡。

那有人就会问了：“难道这些平衡外电场的空穴就是多晶硅内部全部可以活动的电荷了吗？”

那必然不会完全耗尽，但也差不多丧失了导电性了，因为我们在网上可以看到，有许多人提出过增加多晶硅的掺杂浓度，多来一些空穴，防止空穴全部应征而只有不会移动的硼正离子守寡，让这个多晶硅没有导电性。然而，多晶硅的掺杂差不多已经到达极限了，依然还是存在着耗尽层的问题，所以，就必须出现一种新的材料来代替多晶硅。

多晶硅的失宠，不是她个人能力的不足，而是她在原则性上的错误（不合适）。

我们需要一种导体，而不是半导体，为了在栅介质边缘感应出正电荷的时候，栅电极边缘也有负电荷的陪伴，更直观地说，你用金属至少不会有很明显的电容了，这样和栅氧化层的等效电容串联起来也不会有很大的影响（相当于是栅介质有效厚度不会怎么增加）。金属栅极的话，反应大抵会快一点吧？（这里我也说不清了，实际上我也不太清楚）。

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Q：增大栅介质氧化层厚度，减小栅极厚度不会有什么影响吗？

大抵不会。一方面增厚应该不会太厚，仅仅是增厚到防止漏电流和器件厚度性价比最高的程度；另一方面，静电平衡，比较厚的栅极，内部的平均电场强度应当小于较薄的栅极，因此即便比较厚的栅极内部载流子很多，但为了达到静电平衡所在底部感应的载流子可能要少一点；而较薄的栅极虽然内部载流子总数要比厚栅极要少，但人家平均电场要大一点，所以感应的载流子较多，这可能会弥补栅极厚度降低带来的影响（仅仅是猜测）。