具体构造实验结果如下：
- 全加器补码加/减法器模拟电路图。
图 1 四位全加补码加/减法器模拟电路图
根据上图1，得到如图 6.7 所示的实验电路
图 2 四位全加补码加/减法器设计电路图
图 2 四位全加补码加/减法器设计电路图图解
下表1是实验验证全加补码加减法器运算的正确性的输入输出值
表 1 位全加补码加减法器真值表
| 输入 | 输出 | ||||||||||||
| A4 | A3 | A2 | A1 | B4 | B3 | B2 | B1 | M | S4 | S3 | S2 | S1 | 进位/符号位 |
| 1 | 0 | 1 | 0 | 1 | 0 | 0 | 1 | 0 | 0 | 0 | 1 | 1 | 1 |
| 0 | 0 | 0 | 0 | 1 | 1 | 0 | 1 | 0 | 1 | 1 | 0 | 1 | 0 |
| 1 | 1 | 0 | 0 | 0 | 0 | 1 | 0 | 1 | 1 | 0 | 1 | 0 | 0 |
| 0 | 1 | 0 | 1 | 0 | 0 | 1 | 0 | 1 | 0 | 0 | 1 | 1 | 0 |
表1输入结果对应的输出值的截图，如下图所示。
输入1010、1001 加法输出结果
输入0000、1101 加法输出结果
2666
被折叠的 条评论
为什么被折叠?
到【灌水乐园】发言
