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RSS订阅原创 基于FPGA的数字频率计设计
第一部分：频率测量：测量频率主要有两种方法：普通测量法以及等精度测量法●FPGA普通测量法：在1s闸门时间内，记录被测信号的脉冲个数Fx，则被测频率为Fx=Nx，精度主要取决于被测信号频率，被测信号频率越搞，误差越小●FPGA等精度测量法：本方案除给定闸门时间外，还由被测信号产生一路计数允许信号。计数允许信号在闸门时间内第一个被测信号的上升沿开启，在闸门时间结束后被测信号的第一个上升沿结束，最后在计数允许信号的有效时间内，分别对标准频率个数，被测信号个数，被测信号高电平时间内标准信号频率个数计数之
2021-08-08 21:24:31
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原创 DDS与并行DAC与ADC
DDS与并行DAC与ADC实验目标：1、掌握并行DAC、ADC的接口时序2、用DDS合成信号，经过DAC输出3、用ADC采集信号 4、使用SignalTAP在时域观察信号 5、使用Matlab在频域观察信号。BDF文件相关模块代码：signalTap：BDF部分修改后代码：DDS模块DAC模块RTLSignalTap及MATLAB频谱图010100110111思考题：考虑计算密度和需求，将采样频率调整为80MHz，可以在运行SignalTAP时，将时钟信号设置为da
2021-07-22 10:47:39
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原创 基于FPGA的DDS实现
DDS（Direct DIgital Synthesizer）—直接数字频率合成，是一种用于通过单个固定频率的参考时钟信号生成任意波形的频率合成器，被广泛用于测试测量仪表和通信系统中一、DDS的主要组成部分：简单DDS系统，最终输出频率只能通过改变参考时钟频率或对PROM重新编程来实现，较为不灵活。此类DDS系统相对较为灵活DDS主要有相位累加器、相位调制器、正弦ROM查找表和D/A转换模块四部分组成相位累加器(一个计数器)：是整个DDS的核心，主要完成相位累加,该累加器的值将作为ROM的地址
2021-07-21 21:17:12
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原创 FPGA电路开发入门实验
实验一：项目创建，编译下载实验内容：–用1个拨码开关控制所有的LED灯亮灭BDF文件RTL硬件编译仿真：当按下sw0时，小灯全部亮起实验二：FPGA译码器组合逻辑实验内容：• 1、放置2个2-4译码器模块，则总共有2组SW，每组2个，2组LED，每组4个，每组SW分别控制其对应的LED组。 •2、参照代码，设计一个3-8译码器，完成类似的拨码开关实验。注意代码中的信号宽度设定。 •3、自行查阅手册中的7段译码器管脚对应关系，用4个拨码开关控制一个7段译码器的数
2021-07-16 18:06:28
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原创 Verilog新手上路
实验内容1.多路选择器2.交叉开关3.优先编码器4.多路译码器5.无符号加法器6.补码加法器7.流水线加法器8.乘法器9.计数器10.状态机11.移位寄存器
2021-07-12 08:54:31
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原创 移位寄存器
实验内容设计一个如本节“电路描述”部分的“带加载使能和移位使能的并入串出”的移位寄存器，电路的RTL结构图如“电路描述”部分的RTL结构图所示1.代码module jcq( RST , // 异步复位， 高有效 CLK , // 时钟，上升沿有效 LOAD , EN , // 输入数据串行移位使能 IN , // 输入串行数据 OUT ); // 并行输出数据input RST, CLK, EN,LOAD;input [3:
2021-07-10 15:59:37
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原创 状态机实验
实验内容设计一个用于识别2进制序列“1011”的状态机基本要求：1.电路每个时钟周期输入1比特数据，当捕获到1011的时钟周期，电路输出1，否则输出02.使用序列101011010作为输出的测试序列扩展要求：1.给你的电路添加输入使能端口，只有输入使能EN为1的时钟周期，才从输入的数据端口向内部获取1比特序列数据。一.基本要求状态机1.代码module states( CLK , // clock RST , // reset CENT1IN
2021-07-10 15:58:30
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原创 计数器实验
电路描述实验内容：请完成以下设计实验，编译电路并且进行波形仿真。设计一个最简单的计数器，只有一个CLK输入和一个OVerflow输出，当计数到最大值的时钟周期CLK输出1设计复杂的计数器，和本例相似，带有多种信号，其中同步清零CLR的优先级最高，使能EN次之，LOAD最低。一.简单计数器代码//////////////////// 计数器代码 /////////////////////////module counter_sim( CLK , // 时钟，上升沿有
2021-07-10 15:57:18
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原创 乘法器实验
实验内容：1.改变乘法器的输入位宽为8比特，编译，波形仿真，观察信号毛刺的时间长度。2.选一款没有硬件乘法器的FPGA芯片（例如Cyclone EP1C6）对比8比特的乘法器和加法器两者编译之后的资源开销(Logic Cell的数目）3.编写一个输入和输出都有D触发器的流水线乘法器代码，编译后波形仿真，观察组合逻辑延迟和毛刺的时间，和不带流水线的情况下对比。第一部分：1.代码//////////////////// 无符号的乘法器 /////////////////////////mo
2021-07-10 15:55:46
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原创 带流水线的加法器
实验内容不改变流水线的级数，把加法器的输入信号改成8比特位宽，编译，波形仿真，和不带流水线的情况对比一下，你有什么结论？ 在8比特输入位宽的情况下，在输入上再添加一级流水线，观察编译和仿真的结果，你有什么结论？第一部分：源代码module streamline_adder( IN1 , IN2 , CLK , OUT );input [3:0] IN1, IN2;input CLK;output [4:0] OUT;reg [3:0] in1_d1R,
2021-07-10 15:53:39
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原创 补码加法器
实验内容：1.把加法器的输出信号改成4比特位宽，编译，波形仿真。观察输出结果，观察输出结果在什么时候是正确的？。2.把加法器的输入信号改成8比特位宽，编译，波形仿真。观察加法器的输出延迟，和4比特输入位宽的情况对比，你有什么结论，为什么？第一部分：4比特输入5比特输出1.代码module com_adder( IN1 , IN2 , OUT );input signed [3:0] IN1, IN2;output signed [4:0] OUT;reg signed
2021-07-10 15:37:35
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原创 无符号加法器
实验内容1.把加法器的输出信号改成4比特位宽，编译，波形仿真。观察输出结果，说出输出和输入的对应关系。2.把加法器的输入信号改成8比特位宽，编译，波形仿真。观察加法器的输出延迟，和4比特输入位宽的情况对比，你有什么结论，为什么？第一部分：输出信号4比特位宽1.代码module unsigned_adder( IN1 , IN2 , OUT );input[3:0] IN1, IN2;output[3:0] OUT;reg[3:0] OUT;always@(IN1 o
2021-07-10 15:25:15
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原创 3-8译码器
一.实验内容：1.编写一个4－16的译码器，编译2.和3－8译码器对比资源开销3.看RTL View电路描述：第一部分：3-8译码器1.代码module decorder38( IN , // input OUT ); // output input [2:0] IN;output[7:0] OUT;reg [7:0] OUT;// get the OUTalways @ (IN) begin case(IN) 3'b
2021-07-10 15:22:20
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原创 优先编码器
电路描述实验内容：编写一个8输入的优先编码器，然后编译，看RTL View第一部分：8输入优先编码器1.代码module top( IN , // input OUT ); // output input [7:0] IN;output[3:0] OUT;reg [3:0] OUT;// get the OUTalways @ (IN) begin if(IN[7]) // 第一优先 OUT = 4'b100
2021-07-10 15:20:55
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原创 4X4交叉开关
电路描述实验内容：编写一个4X4路交叉开关的RTL，然后编译，看RTL View 比较2x2与4x4之间消耗资源的区别。通过对比资源，你有什么结论？ 返回顶部第一部分：4X4路交叉开关的RTL1.代码module crossswitch ( IN0 , // input 1 IN1 , // input 2 IN2 , // input 3 IN3 , // input 4 S0 , // select the
2021-07-10 15:19:40
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原创 多路选择器（4选1）
Verilog 多路选择器实验内容：做一个4选1的mux，并且进行波形仿真 和2选1的mux对比，观察资源消耗的变化1.MUX4-1实验代码部分：module MUX(IN0 , // input 1IN1 , // input 2IN2 , // input 3IN3 , // input 4S0 , // select 1S1 , // select 2OUT ); // out dat
2021-06-05 15:30:18
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原创 数据库第5次实验
数据库第5次作业1）商家开展“买200赠100”的促销活动，为一次购买某专辑总价格在200元（含）以上的用户的会员卡充值100元。useNetMusicShopgoupdateUserssetUserAdvancePayment=UserAdvancePayment+100whereUserNamein(selectUserNamefromSales,OrderswhereSales.OrderID=Orders.OrderIDand...
2021-05-22 13:59:23
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空空如也
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