HLS入门实践

最新推荐文章于 2024-05-22 12:53:57 发布
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本文链接：https://blog.csdn.net/qq_57160761/article/details/130732697
版权

一、HLS介绍

HLS是什么：
HLS（High-Level Synthesis）是一种硬件描述语言编程技术，它可以将高级语言（如C/C++）转换为硬件描述语言（如VHDL或Verilog），以便将其用于FPGA（Field-Programmable Gate Array）或ASIC（Application-Specific Integrated Circuit）的设计中。

HLS技术在FPGA和ASIC的设计中非常有用，因为它可以帮助设计人员通过高级语言编写硬件逻辑，从而提高设计效率和可重用性。HLS技术还可以提供比传统的手动编写硬件描述语言更高的抽象级别，使得设计人员可以更快地开发出功能复杂的硬件系统。

HLS与VHDL/Verilog编程技术有什么关系：
VHDL和Verilog是传统的硬件描述语言，用于手动编写硬件逻辑。与HLS技术相比，它们需要更多的时间和精力来编写和调试代码，但也提供了更高的灵活性和控制力。HLS技术和VHDL/Verilog编程技术可以结合使用，以便在设计过程中兼顾效率和灵活性。

HLS的关键技术
HLS（High-Level Synthesis）是一种复杂的技术，存在一些关键技术问题和技术局限性。以下是一些主要问题和限制：

  • 高层次综合的优化问题：高层次综合包括多个优化阶段，如数据流分析、资源映射、调度和寄存器分配等。这些优化阶段的顺序和参数设置会对设计的性能、面积和功耗等方面产生影响，需要合理的算法和工具支持。
  • 精度问题：由于高层次综合基于软件编程语言，因此需要考虑精度和舍入误差等问题。例如，浮点数运算会产生舍入误差，而整数运算可能会导致溢出或截断等问题。
  • 时序约束问题：在设计硬件时，时序约束是非常重要的，因为它们可以确保电路的正确性和可靠性。高层次综合需要能够自动生成正确的时序约束，以确保设计的正确性。
  • 可维护性和调试问题：由于高层次综合生成的硬件电路是自动生成的，因此很难进行调试和维护。开发人员需要有有效的工具和技术来检测和调试电路中的错误。

HLS的技术局限性

目前存在一些技术局限性，如：

  • 支持的软件编程语言：目前，高层次综合支持的软件编程语言有限，大多数工具支持C/C++和SystemC等语言。因此，开发人员需要在这些语言中编写硬件描述。
  • 复杂性：高层次综合涉及多个优化阶段和复杂的算法，需要大量的计算资源和时间。因此，它对硬件层面的知识和经验要求较高。
  • 可移植性：高层次综合生成的电路可能会受到工具和目标平台的限制，因此需要进行定制化和优化。这可能会限制电路的可移植性和可重用性。
  • 成本问题：高层次综合需要使用专业的工具和硬件平台，这可能会增加开发成本和时间。

Vivado2018.3下载安装

下载

Vivado2018.3资源地址：vivado2018.3下载
网盘提取码：sygh

安装

  • 解压Xilinx_Vivado_SDK_2018.3_1207_2324.tar文件
    在这里插入图片描述

  • 在解压得到的文件中选择运行xsetup.exe文件
    在这里插入图片描述

  • 勾选同意所有协议并点击next
    在这里插入图片描述

  • 勾选Vivado HL Design Edition后点击next
    在这里插入图片描述

  • 检查配置是否与下面相同，默认情况就是下图中所示。而后点击next
    在这里插入图片描述

  • 选择安装目录，注意安装目录路径不能包含中文且必须选择在根目录下的文件夹。这里我在D盘下创建了一个Xilinx文件夹作为安装目录。
    在这里插入图片描述
    在这里插入图片描述

  • 点击install开始安装
    在这里插入图片描述

  • 等待安装完成。。。。。。
    在这里插入图片描述

  • 安装完成如下图所示：
    在这里插入图片描述

许可证获取

许可证资源下载：点击进行license网盘下载
网盘提取码：vh3h

  • 添加license
    在这里插入图片描述

  • 出现以下提示说明添加lisence成功，点击确认，并关掉license Manager 窗口即可。
    在这里插入图片描述

使用vivado创建HLS——点亮led灯

创建 HLS工程

  • 点击桌面刚刚生成的快捷方式，运行Vivado HLS 2018.3
    在这里插入图片描述

  • 打开Vivado HLS 2018.3后，点击create new project进行新HLS工程的创建
    在这里插入图片描述

  • 输入新工程的名称和工作空间
    在这里插入图片描述

  • 在之后出现的以下窗口点击next继续下一步即可
    在这里插入图片描述
    在这里插入图片描述

  • 到下图所示界面时，需要进行器件的选择
    在这里插入图片描述

工程编写

添加工程文件并编写代码

添加.h头文件
在这里插入图片描述
编写.h头文件（led.h）

#ifndef _SHIFT_LED_H_
#define _SHIFT_LED_H_

#include "ap_int.h"
#define CNT_MAX 100000000
//#define CNT_MAX 100,100M时钟频率下计数一秒钟所需要的计数次数
#define FLASH_FLAG CNT_MAX-2
// typedef int led_t;
// typedef int cnt_t;
typedef ap_int<1> led_t;
typedef ap_int<32> cnt_t;
void flash_led(led_t *led_o , led_t led_i);

#endif

同样的方法添加led.cpp文件并编写以下内容：

#include "led.h"

void flash_led(led_t *led_o , led_t led_i){
#pragma HLS INTERFACE ap_vld port=led_i
#pragma HLS INTERFACE ap_ovld port=led_o
	cnt_t i;
	for(i=0;i<CNT_MAX;i++){
		if(i==FLASH_FLAG){
			*led_o = ~led_i;
		}
	}
}
  • 右键点击Test Bench选择New File创建test_led.cpp文件并编写以下内容：
#include "led.h"
#include <stdio.h>

int main(){

	led_t led_i=0x01;
	led_t led_o;
	const int SHIFT_TIME = 4;
	int i;
	for(i=0;i<SHIFT_TIME;i++){
		flash_led(&led_o , led_i);
		led_i = led_o;
		printf("shift_out is %d \n",(int)(led_o&0x01));
	}
}

c仿真与c综合

project->project settings
在这里插入图片描述
在弹出窗口中选择顶层函数
在这里插入图片描述
关闭以上窗口过后，点击project->Run C Simulation ，在弹出的窗口中点击OK等待程序运行（需要等待一会儿）

在这里插入图片描述
在这里插入图片描述
输出一下结果表示c仿真结果正确：
在这里插入图片描述
按照以下操作运行仿真
在这里插入图片描述
结果如下：
在这里插入图片描述

创建vivado工程

打开Vivado 2018.3选择新建工程
在这里插入图片描述
设置工程名和工程路径
在这里插入图片描述
选择新建RTL工程，并点击下一步
在这里插入图片描述
这里保持默认直接下一步即可
在这里插入图片描述
在这里插入图片描述
搜索选择器件，并进行下一步
在这里插入图片描述
完成公共的创建

在这里插入图片描述

向Vivado工程导入HLS生成的ip核

HLS工程生成ip核

在刚刚创建的vivado hls 2018.3中点击Solution->export RTL
在这里插入图片描述
弹出的Export RTL as IP窗口中选择OK
在这里插入图片描述
我在这里遇到一个错误
在这里插入图片描述
错误解决参考：错误代码为213-28报错

根据以上解决方案解决后，重新按照以上流程进行IP核的导出，导出成功后在Vivado 2018.3中进行导入

导入ip核

在这里插入图片描述
在这里插入图片描述
检验是否导入成功，如果有刚刚翻入的Flash_led说明ip核导入成功。
在这里插入图片描述

生成ip

双击刚刚导入的ip核，在弹出窗口中进行以下操作

在这里插入图片描述
选择核心数，并生成
在这里插入图片描述

添加实验代码

  • 添加源文件
    在这里插入图片描述
    在这里插入图片描述
  • 编写代码，打开刚刚即加入的源文件，进行代码编写

在这里插入图片描述
代码：

`timescale 1ns / 1ps
module flash_led(
input wire clk ,
input wire rst_n ,
output wire led_o
);
 
wire rst ;//同步复位
wire ap_ready ;//当前可以接收下一次数据
reg ap_start ;//IP 开始工作
reg led_i_vld ;//输入数据有效
wire led_o_vld ;
reg led_i ;//输入的 led 信号
wire led_o_r ;
wire ap_done ;
wire ap_idle ;
reg [1:0] delay_cnt ;
assign rst = ~rst_n ;
assign led_o = led_o_r ;
 
//----------------delay_cnt------------------
always @(posedge clk) begin
if (rst==1'b1) begin
delay_cnt <= 'd0;
end
else if(delay_cnt[1]==1'b0) begin
delay_cnt <= delay_cnt + 1'b1;
end
end
 
//----------------ap_start------------------
always @(posedge clk) begin
if (rst==1'b1) begin
ap_start <= 1'b0;
end
else if(delay_cnt[1]==1'b1)begin
ap_start <= 1'b1;
end
end
 
//----------------led_i_vld------------------
always @(posedge clk) begin
if (rst==1'b1) begin
led_i_vld <= 1'b0;
end
else if(delay_cnt[1]==1'b1)begin
led_i_vld <= 1'b1;
end
end
 
//----------------ap_i------------------
always @(posedge clk) begin
if (rst==1'b1) begin
led_i <= 1'b0;
end
else if(led_o_vld==1'b1)begin
led_i <= led_o_r ;
end
end
 
 
flash_led_0 inst_flash_led (
.led_o_V_ap_vld(led_o_vld), // output wire led_o_V_ap_vld
.led_i_V_ap_vld(led_i_vld), // input wire led_i_V_ap_vld
.ap_clk(clk), // input wire ap_clk
.ap_rst(rst), // input wire ap_rst
.ap_start(ap_start), // input wire ap_start
.ap_done(ap_done), // output wire ap_done
.ap_idle(ap_idle), // output wire ap_idle
.ap_ready(ap_ready), // output wire ap_ready
.led_o_V(led_o_r), // output wire [0 : 0] led_o_V
.led_i_V(led_i) // input wire [0 : 0] led_i_V
); 
endmodule

文件约束编写

  • 创建约束文件
    在这里插入图片描述
    在这里插入图片描述
    编写约束文件内容：
##############LED define################## 
set_property PACKAGE_PIN P15 [get_ports {led_o}] 
set_property IOSTANDARD LVCMOS33 [get_ports {led_o}]

##############Reset define################## 
set_property PACKAGE_PIN P16 [get_ports {rst_n}] 
set_property IOSTANDARD LVCMOS33 [get_ports {rst_n}]

##############50M CLK define################## 
create_clock -period 20.000 -name clk -waveform {0.000 10.000} [get_ports clk]
set_property PACKAGE_PIN N18 [get_ports {clk}] 
set_property IOSTANDARD LVCMOS33 [get_ports {clk}]

编译生成结果

  • 生成
    在这里插入图片描述
  • 连接设备之后，在电脑上点击自动连接。
    在这里插入图片描述
  • 连接成功后，点击Program device,在弹出的窗口中点击Program运行程序。
    在这里插入图片描述

上板运行

在这里插入图片描述

总结

本次实验使用HLS工具来设计一个简单的数字电路，该电路可以控制FPGA板上的LED灯的点亮和熄灭。我们使用C语言来编写设计，然后将其转换为VHDL或Verilog硬件描述语言，以便在FPGA上实现。

在本次实验中，我们使用Xilinx Vivado HLS工具来进行设计和仿真。首先，我们创建了一个新的工程，并在其中编写了一个简单的C语言程序来控制LED灯的点亮和熄灭。我们使用HLS工具来将C代码转换为硬件描述语言，并对其进行优化和调试。然后，我们生成了一个IP核并将其添加到Vivado设计中，以便在FPGA上实现。

在实验中，我们学习了使用HLS工具进行数字电路设计的基本知识，包括如何使用C语言编写硬件描述、如何进行优化和调试，并最终将设计应用到FPGA中。我们还学习了如何使用Vivado HLS工具来生成IP核，并将其与Vivado设计集成在一起。

总体而言，本次实验使我们对HLS工具的使用和数字电路设计有了更深入的了解。通过实践，我们掌握了如何使用C语言来编写硬件描述、如何进行优化和调试、如何生成IP核、以及如何将设计应用到FPGA上。这些知识对于今后的数字电路设计和开发工作具有重要的参考价值

参考

基于FPGA实现LED的闪烁——HLS

错误代码为213-28报错，解决方案

Vivado2018.3的下载安装
在windows下得quartus 18.1 hls+vs2010（一）

cqjtuwz
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