3.译码器的门级建模

一、实验目的
尝试建立2-4译码器的门级模型。

二、实验内容
此电路的设计模块中由于存在反馈信号,即输出端信号回接到输入端,所以此模块的仿真结果与预期不同,会在后面的内容中重新对其建模,使之能正确实现功能。

三、实验代码
moduleDEC2x4 (Z A, B , Enable );output[3:0] Z；
input A, B, Enable;wire Abar, Bbar;notnot0 ( Abar, A) ，not1 ( Bbar，B）；nandnand0 (Z[3]，Enable, A,B),nand1 (Z[0]，Enable, Abar,Bbar)nand2 (Z[1]，Enable, Abar,B),nand3 (Z[2]，Enable, A,Bbar)；endmodulemodule tb 22;reg a,b,e;wire [3:0]z；initialbegina=0；b=0；e=0；#10a=0；b=0;e=1;#10 a=0；b=1；#10a=1;b=0；#10a=l;b=1;#10a=1’bx;b=1’bx;#10 $stop;endDEC2x4 my_dec2x4 (z,a,b,e);endmodule

四、实验截图