6.4.2.时序逻辑测试模块

一、实验目的
使初学者很快能够熟悉ModelSim的基本,功能,更详细的软件说明和应用举例讲在后续的章节中进行介绍。

二、实验工具
pc机和Quartur ii软件和modlsim软件。

三、实验代码

module p2s (data in,clock,reset,load, data out,done); input [3:0] data in;
input clock,reset,load;
output data out;
output done;
reg done;
reg [3:0]temp;
xeg [3:0] cnt;
always@ (posedge clock or posedge reset )
begin
if(reset)
begin
temp<=0；
cnt<=0；
done<=l;
end
else if(load)
begin
temp<=data in;
cnt<=0；
done<=0;
end
else if(cnt==3)
begin
temp <=(temp[2:0]，1'b0)；
cnt<=0；
done<=1;
end
else
begin
temp <=(temp[2:0],1'b0)；
cnt<=cnt+1;
done<=0;
end
end
assign data out=(done==1)?1'bz:temp(3]：
endmodule


module tbp2s;
reg [3:0) data in;
reg clock,reset, load;
wire data out;
wire done;
initial
begin
xeset=l;
#15 reset=0;
end
initial clock=1;
always #5 clocke-clock;
always @(done)
begin
if (done==1)
begin
data in=$random$16;
load=1;
end
else
begin
load=0;
end
end
always色(posedge clock)
if(load==1)
begin:dis
integer i；
i=3；
repeat (4)
begin
@(posedge clock)
if(data out==data inlil)
Sdisplay("Output Right!");
else
Sdisplay("Bed Output!data out= b,but
data_in[&dJ= b",data_out,i,data_in[i])；
i-i-1;
end
end
p2s ip2s(data_in,clock,reset,load, data_out, done)；
endmodiule

四、实验截图

五、实验视频
https://v.douyin.com/eq6HBVE/