qq_57502075的博客

LRU（Least Recently Used）是 cache 的经典替换策略之一，但当 Cache 的路数比较大时（多路组相连结构），实现 LRU 的硬件开销就会变得很大。现代处理器一般会考虑使用 PLRU（pseudo-LRU）作为 Cache 的替换策略而不是 LRU。PLRU 是 LRU 的一种优化，本文要介绍的是PLRU中的 tree-PLRU（tree-based pseudo-LRU）。

答案：定义一个二叉树的结点结构体TreeNode，然后用递归的方式去访问二叉树的所有叶子节点，退出条件为not root，即root = None，即不存在的节点，此时not root 为真，退出该次递归函数。

4个一堆的，先取直接取3个，这样小明最少取1个，必胜5个一堆的，无论取几个必输。取1个，小明取3个；取2个，小明取2个；取3个，小明取1个。必输6个一堆的，需要总结规律。关键点就在4个球，无论前面怎么取，都要使得在对方取完球之后剩下的球的个数在[2-4]之间，则能必胜。所以6个一堆的，只要取1个，那么小明无论怎么取都会在[2-4]之间，轮到我们取，取到只剩1个球即可。三局两胜，赢了。

input delay：时钟触发后信号信号到达输入端口前经过的延迟。output delay：输出端口输出信号后到下一个触发器采样前信号的传输延迟。

答案：错误。Verilog程序模块中输入、输出信号类型默认自动定义为wire型。

所有题目结果和解释由笔者给出，答案主观性较强，若有错误欢迎评论区指出，资料整理来自于“数字IC打工人”等数字IC相关公众号，牛客网等网站真题、网络笔试真题及面经抄录。

所有题目结果和解释由笔者给出，答案主观性较强，若有错误欢迎评论区指出，资料整理来自于“数字IC打工人”等数字IC相关公众号，牛客网等网站真题、网络笔试真题及面经抄录。

为了解决之间的矛盾，把各种不同存储容量，不同存取速度，不同价格的存储器，按照一定的体系结构组织起来，使所存放的程序和数据按层次分布在各存储器中，形成---常见的就是三级存储系统，即：Cache、主存、辅存。如果希望长久的保存程序或者数据，那么可以将其放在辅存中，譬如磁盘。如果要执行这个程序或者处理这个数据，就需要把它调进主存中。

前言仲裁器Arbiter是数字设计中非常常见的模块，应用也非常广泛。定义就是当有两个或两个以上的模块需要占用同一个资源的时候，我们需要由仲裁器arbiter来决定哪一个模块来占有这个资源。一般来说，提出占有资源的模块要产生一个请求(request)，所有的请求送给仲裁器之后，仲裁器要返回一个许可(grant)。固定优先级仲裁器（fixed priority)固定优先级，每个模块的优先级是固定的，是提前分配好的，如果有两个模块同时产生request，那么优先级高的模块可以获得grant。

事实上格雷码可以取2N个进行环回，例如取格雷码个数为12，在2^4=16的基础上，掐头去尾，取中间的12个格雷码，这样从0011到最大值1011中间任意两个相邻数之间只有1bit位的跳变。通常情况下，设计的异步FIFO的深度是2的N次方，但事实上，选择这个2^N的原因也是因为格雷码这么取的时候，最大值+1回到最小值时，跳变还是只有1bit。可以看到，任意两个相邻的数字仅有1bit发生跳变，取格雷码回环就按照：在2^4=16的基础上，掐头去尾，取中间的8个格雷码。

数字IC笔试总结

各种工艺的library至少会提供三种library，slow/typical/fast三种，在slow工艺下主要关注setup分析，因为信号比较慢，容易setup violation，而在fast的时候主要关注hold的violation。在每个VT下也至少会给出三种opration conor。不同的VT工艺下器件的delay是不同的LVT的器件delay是很小的，阈值电压越低，因为饱和电流变小，所以速度性能越高；但是因为漏电流会变大，因此功耗会越大。