数字IC手撕代码-分频器(任意小数分频)

 前言:

        本专栏旨在记录高频笔面试手撕代码题,以备数字前端秋招,本专栏所有文章提供原理分析、代码及波形,所有代码均经过本人验证。

目录如下:

1.数字IC手撕代码-分频器(任意偶数分频)

2.数字IC手撕代码-分频器(任意奇数分频)

3.数字IC手撕代码-分频器(任意小数分频)

4.数字IC手撕代码-异步复位同步释放

5.数字IC手撕代码-边沿检测(上升沿、下降沿、双边沿)

6.数字IC手撕代码-序列检测(状态机写法)

7.数字IC手撕代码-序列检测(移位寄存器写法)

8.数字IC手撕代码-半加器、全加器

9.数字IC手撕代码-串转并、并转串

10.数字IC手撕代码-数据位宽转换器(宽-窄,窄-宽转换)

11.数字IC手撕代码-有限状态机FSM-饮料机

12.数字IC手撕代码-握手信号(READY-VALID)

13.数字IC手撕代码-流水握手(利用握手解决流水线断流、反压问题)

14.数字IC手撕代码-泰凌微笔试真题

15.数字IC手撕代码-平头哥技术终面手撕真题

16.数字IC手撕代码-兆易创新笔试真题

17.数字IC手撕代码-乐鑫科技笔试真题(4倍频)

18.数字IC手撕代码-双端口RAM(dual-port-RAM)

        ...持续更新

为了方便可以收藏导览博客: 数字IC手撕代码-导览目录


目录​​​​​​​

什么是分频

小数分频 

代码

testbench

 波形


什么是分频

        分频就是生成一个新时钟,该新时钟的频率是原有时钟频率的整数分之一倍,新周期是原有周期的整数倍。

        再简单来说,让你手撕一个四分频电路,就是写代码生成一个周期是原来四倍的时钟,如果手撕一个三分频电路,就是写代码生成一个周期是原来三倍的时钟。 

        如上图所示,就是一个四分频电路的波形,四分频后,新的clk_out的频率是原来的1/4,也即周期是原来的4倍,从图中可以看到,clk每过4个周期,clk_out过1个周期。 

小数分频 

        在之前的专栏中,讲完了任意占空比任意偶数分频器,以及任意占空比任意奇数分频器后,下面讨论更加夸张的小数分频。什么是小数分频?以及怎么实现  9/4,17/3 ,6.3 等任意小数分频??
        编码小数分频,就不能看微观了,要用宏观的眼界去看,比如实现一个 17/3 分频,表达成:17 除以 3 得商为 5 余2。

        那么我们就可以通过5(商)分频和7(商+余数)来实现 17/3 分频。

        现在我们来确定5分频和7分频的次数,设:

        5分频的次数为a  ,      7分频的次数为b;

        那么应该有:

        a+b=3(除数)

        5a+7b = 17(被除数)

        解得a=2,b=1,也就是说通过2次5分频和1次7分频可得到 17/3 分频。

        这样编程完之后就实现了17/3分频,那么自然会有个疑问,为什么这样就实现了?详细看,仍然是五分频管五分频的,七分频管七分频的,大家各管各的,这算哪门子的小数分频啊??

        所以就要提到我们前面说的宏观来看。宏观来看,总共是17个时钟周期,由三个分频器均分,那么平均每个分频器就是分到17/3了,这就是小数分频,这是一个宏观的平均概念。解释完概念,我们下面开始手撕代码。

代码

testbench

 波形

        如同我们分析的一样,两个五分频,一个七分频,每十七个周期循环一次。即每十七个周期有三个分频器,平摊下来就是 17/3 。

        小数分频的缺点就是 占空比不为50%,要想实现50%占空比的小数分频,涉及很多算法,具体算法十分复杂,一般不会作为手撕代码题,本篇专栏到此结束。 

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以下是一个基于VHDL的小数分频器的实现示例: ```vhdl library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.NUMERIC_STD.ALL; entity fractional_divider is Port ( clk : in STD_LOGIC; reset : in STD_LOGIC; numerator : in unsigned(31 downto 0); denominator : in unsigned(31 downto 0); frequency : out unsigned(31 downto 0)); end fractional_divider; architecture Behavioral of fractional_divider is signal div_counter : unsigned(31 downto 0) := (others => '0'); signal phase_accumulator : unsigned(31 downto 0) := (others => '0'); signal phase_increment : unsigned(31 downto 0) := (others => '0'); begin process (reset, clk) begin if reset = '1' then div_counter <= (others => '0'); phase_accumulator <= (others => '0'); phase_increment <= (others => '0'); frequency <= (others => '0'); elsif rising_edge(clk) then div_counter <= div_counter + 1; phase_accumulator <= phase_accumulator + phase_increment; if div_counter = denominator then div_counter <= (others => '0'); phase_accumulator <= phase_accumulator - denominator; end if; end if; end process; phase_increment <= numerator; frequency <= phase_accumulator; end Behavioral; ``` 该代码实现了一个可配置的小数分频器,通过输入分子和分母,输出一个相对于输入时钟频率的分频频率。在时钟上升沿时,该分频器将累加一个相位增量,并在达到特定的相位值时输出一个时钟脉冲。实现中使用了两个计数器,一个用于计算相位累加器中的进位,另一个用于计算输出频率。

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