提示:文章写完后,目录可以自动生成,如何生成可参考右边的帮助文档 文章目录 目录 文章目录 前言 一、 二、 三、 前言 希望能在暑假期间多做一些Verilog的题目,弥补实战的不足。 一、 Verilog动态固定宽度截取,vect[base:width],base表示起始位,width表示截取宽度。 base可变,width必须为常量。截取使用[ ],拼接使用{ };+表示升序,-表示降序。 例如选项D,vect_testb[4-:3],表示从4开始降序截取,截取3位【即截取到2】,则vest_te