基于FPGA的Jesd204b+adrv9009的AD-DA数据传输记录

JESD204B主要参数

JESD204B的数据映射主要由以下参数控制：

1. M：单片芯片上转换器（AD/DA）的个数。 
2. N：转换器的分辨率。
3. N’：total bits per sample，定义为word 长度，4的倍数，N’=N + 控制和伪数据位，即 N’=N+CS+T.

说明：N’的计算为首先把N打散成一个个的nibble，每个nibble为4bit.对于14bit和16bit的分辨率，都是4个nibble（不足4的倍数，则高位补0）。实际：N’就是使用nibble个数乘4得到的值。如果nibble没有被数据填满的话，多余的位置可以传输控制位（CS）或者尾码（T）。

示例1：对于一个14bit的分辨率ADC，一个word中有两个bit用作CS/T。 

示例2：如果分辨率刚好满足nibble划分，一个word中就没有CS/T。

1. T：尾巴位，Tail bits.
2. CS：control bits per samp le；控制位数；
3. FC是帧时钟（frame clock）：用于对帧进行排序或监视其对齐的信号，在一个帧周期内，在多通道链路的每个通道上传输一帧。
4. 采样时钟：用于定义帧内采样边界的信号。注意通常采样时钟与帧时钟相同，除非帧内每个转换器有多个采样S，其中采样时钟是帧时钟的整数倍。 在所有情况下，采样时钟都来自器件时钟。Fs.
5. S：samples per converter per frame cycle，每一个转换器每一帧中的采样次数（即样本数）。

公式：采样时钟 = 帧时钟 * 采样次数 = FC * S 。当S=1时， 采样时钟 = 帧时钟。

1. LMFC：本地多帧时钟。
2. F:每帧字节数

公式：LMFC    = 帧时钟  / K  = 采样时钟 /（S* K ）

1. K：frames per multiframe，每个多帧的帧数；
2. L：lanes per device（link），通道数量；AD所拥有的链路数量；差分信号对，lane+/-
3. Lane Rate：每个通道的速率： 线速率=采样时钟*16*10/8*M / L

Lane Rate = （FC * S * N’* 10/8 * M） / L  （公式1）

例如：对于一个4个转换器的14位ADC，采样率为500MSPS的时候，N’=16，S=1。FC是帧时钟（frame clock）等于采样时钟500M，0.5G。

Jesd204b数据映射：

对于204b，每条lane上的数据都是固定的32bit，数据总位宽等于lane的数量*32

简单讲一下上面的数据映射关系

首先是图3-6中的lane0到lane3分别对应tx_data[(32*n)-1:0](n=1/2/3/4)

Frame Size (F) = 1,我理解为多帧字节数，片面理解就是采样的时候lane上有多少个字节

根据上图，我们可以得出adc0_sample0~adc0_sample3为lane0~lane1的数据映射，分别是数据I0~I3, adc1_sample0~adc1_sample3为lane2~lane3的数据映射，分别是数据Q0~Q3;

ADRV9009简介（实际使用的国产替代芯片BR3109）

BR3109是博瑞微电子研制的高度集成的直接变频射频收发机芯片，可用于替代ADI公司的ADRV9009芯片，能够提供双发射机和双接收机，同时集成了锁相环频率综合器和数字信号处理功能。接收通道（ RX）由两个独立的、具有良好动态范围的直接变频宽带接收机组成，可以提供最高400M大接收带宽。

BR3109还支持两路观测接收机（ORX），可用于数字预失真（DPD）等需求。完整的接收通路集成了自动和手和手动增益控制、直流偏移校正、正交误差校正，数字滤波等功能，可以帮助用户减少数字处理器中的工作。接收通路使用交织采样pipeline型ADC，对接收信号进行过采样，能够充分抑制带外镜像。再加上直接变频架构，相比传统的外差架构，大大降低了对系统中滤波器的要求。发射机使用的直接变频架构能够实现高调制精度和较低的噪声。芯片内集成了高性能小数频率合成器 ，为发射机和接收机提供高质量的本振信号、为数字电路、转换器、串行接口提供所需时钟。

特性： 

双发射机 

双接收机 

双观测接收机 

最大接收机带宽：400 MHz 

最大发射机带宽：450 MHz 

最大观测接收机带宽：450 MHz

集成本振小数频率合成器

集成时钟频率合成器 

RF LO 和基带时钟多芯片相位同步 

12.288 Gbps JESD204B 接口 

载波频率范围：75 MHz 至 6000 MHz 

各收发通道同时异频工作 

快速跳频 

零中频和低中频两种工作模式

ADRV9009功能框图 

ADRV9009数据映射模式

上图为ADRV9009的一种数据模式映射关系

M=4 :4个转换器

F=4:每帧字节数为4

L=2:使用2条lane映射数据

N=16:转换器分辨率16bit

N’=16:用户数据格式中每个样本的位宽16bit

S=1:每个帧循环中的样本数1(I+Q为一个完整样本)

ADRV9009共有两路ad，在使用上述模式时，1路ad分别对应2个M,1个L,进行数据映射，将采样解出来就是下面这种。

JESD204B 和JESD204B PHY IP 核定制：

Receive or Transmit	根据收发方向选择
LMFC buffer size	默认选择1024
Lanes per Link	根据实际应用选择
AXI-Lite clock Frequency	默认选择100MHz，如有需要，可根据实际应用填写
Sample SYSREF on	根据SYSREF和device clock的实际相位关系填写， 建议设计成上升沿采样，时序容易跑过

默认选择Include Shared Logic in example design 

Default SYSREF Always	默认选择SYSREF Always off
Default SCR	和AD芯片配置保持一致，一般配置为Scrambling on
Default F	每帧字节数，和AD芯片配置保持一致
Default K	多帧数，和AD芯片配置保持一致
Default SYSREF Required on RE-Sync	SYSREF NOT Required

Line Rate	根据实际应用填写
Refercence clock PLL Type	Refercence clockIP根据线速率自动计算 线速率5G以上选QPLL，以下可选CPLL
Drp clock	默认选择100MHz，如有需要，可根据实际应用填写

Jesd204b phy IP参数定制

和JESD204b IP中的参数保持一致

IP 例化：

JESD204B PHY例化

JESD204B RX 例化