xilinx FPGA jesd204b ADC篇(9):JESD204B IP核设计实现
选择“Include Shared Logic in core”后,IP核会包含JESD204 PHY核以及时钟逻辑,选择“Include Shared Logic in example design”后,生成的例程中包含独立的JESD204B协议的IP核、JESD204 PHY核以及时钟逻辑,这样对于多核设计或者收发器共享的应用来说很方便,可以共享JESD204 PHY核和时钟逻辑。唯一的限制就是参考时钟的频率值要根据收发器线速率的大小而选择,核时钟的频率值则完全等于线速率的1/40倍。
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