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数字逻辑
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智科211 T 1609364612@qq.com
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实验五 计数器的设计与仿真
2、通过实验,加深对计数器等时序逻辑电路的理解,并能使用VHDL完成计数器的设计,并能在QUARTUS中完成相关的仿真验证;1、通过实验,能熟悉QUARTUS开发环境,能够掌握VHDL设计电路,掌握使用相关仿真工具进行功能和时序仿真的方法;在4.2设计的10进制计数器的基础上,设计模为60的计数器,并完成相应的功能仿真和时序仿真。2、使用VHDL完成计数器的设计,并能在QUARTUS中完成相关的仿真验证;修改上述例程,设计模为10 的计算器,并完成相应的功能仿真和时序仿真。功能:模为13的加法计数器。原创 2024-07-01 23:38:17 · 818 阅读 · 0 评论 -
实验四 QUARTUS开发环境实验
2、通过实验,加深对全加器电路的理解,并能使用QUARTUS的原理图输入法完成全加器的设计,并能在QUARTUS中完成相关的仿真验证;观察输出信号的实际表现,验证电路的实际功能和性能。1.写出1位全加器的功能表,设计出1位全加器的逻辑电路图,要求使用4.1所设计的半加器实现(预习时自行完成);1.写出4位全加器的功能表,设计出4位全加器的逻辑电路图,要求使用4.2所设计的半加器实现(预习时自行完成);2、使用QUARTUS的原理图输入法完成半加器、全加器的设计,并能在QUARTUS中完成相关的仿真验证;原创 2024-07-01 23:33:46 · 739 阅读 · 0 评论 -
实验三 时序逻辑电路实验
清零端是低电平有效。计数器的计数过程为,当输出信号的低4位从0(0000)计数到15(1111)后,高4位计数加1,当计数到23(0001 0111)时,计数器重新清零,然后重新开始计数。六十进制计数器由一个模6的计数器和一个模10的计数器组成,模10的计数器完成一个周期时输出信号给模6计数器,当模10计数器计数到达10时则清零,同时给模6计数器一个信号,开始计。在有效时钟的脉冲边沿没到达时,即clk=0,或者clk=1,或者clk由高电平跳转到低电平,,触发器状态不受输入信号的影响,维持不变。原创 2024-06-30 00:37:16 · 997 阅读 · 0 评论 -
实验二 组合逻辑电路实验
74LS47是BCD-7 段数码管译码器驱动器,74LS47 的功能用于将BCD 码转化成数码块中的数字,通过它来进行解码,可以直接把数字转换为数码管的数字,从而简化了程序,节约了单片机的IO开销。2)设计一电路完成一位数码显示电路,能显示以8421BCD码形式给出的任意一个十进制数,要求使用选定的数码译码器完成,并完成该电路的功能仿真与验证,记录相关实验内容;3)在所设计电路基础上,增加适当器件和仪器,实现对所设计电路的功能仿真和验证,要求简要说明仿真和验证思路,记录验证电路和输入信号,仿真结果及结论。原创 2024-06-30 00:19:14 · 1042 阅读 · 0 评论 -
实验一 常用仪器与门逻辑电路实验
写出2输入的与门、或门、与非、或非和同或门等5个门的真值表,从multisim中找到对应的器件,使用信号发生器或字信号产生器设计产生相关输入信号,并设计相关验证电路,验证门电路的功能,记录5个门对应的器件型号,验证的电路及输入信号、验证结果数据。3.使用字信号发生器产生“00000001H”“00000002H”的周期字信号,信号频率为2KHz,并用示波器或逻辑分析仪观察非零位的波形,记录字产生的步骤、设置的参数、相关电路及波形;2、验证常见的门电路的功能,掌握简单组合逻辑电路的设计与仿真;原创 2024-06-07 13:31:33 · 906 阅读 · 0 评论