FPGA实现一位全加器

FPGA实现一位全加器

实验目的

1、首先基于Quartus 软件采用原理图输入方法完成一个1位全加器的设计。然后通过4个1位全加器的串行级联，完成一个4位全加器的原理图设计；再改用 Verilog编程（3种模式：门电路、数据流和行为级描述），完成这个4位全加器设计，并观察Verilog代码编译综合后生成的 RTL电路，与之前电路图设计的4位全加器电路进行对比 。

2、编写 测试激励Verilog模块，用Modelsim 对4位全加器 Verilog模块进行仿真测试，观察仿真波形图。如果仿真波形的逻辑功能正确，就连接的实验室 DE2-115开发板硬件上，完成引脚绑定，烧录，再拨动按钮开关，进行加法器 正确性的验证。

一位全加器原理

一位全加器可以看作由两个半加器组成，其中一个用于计算当前位的求和位，另一个用于计算进位位。全加器在多位加法器中使用，以实现多位数之间的加法运算。
一位全加器真值表：
A和B是加数，cin是低位进位，cout是高位进位（可以将其理解为溢出），s是本位和




一位全加器输出公式：

一位全加器的实现

1.新建项目

点击new,然后再点击new project wizard进行新建。并选择合适的器件。

2.新建文件

3.电路实现

4.编译电路

仿真测试

1.创建一个向量波形文件，File->New，然后选择“University Program VWF”




2.在新创建的波形文件中添加前面生成的一位全加器组件




3.先选择Node Finder这个选项，然后再点击List，之后点击’>>'，然后点击两次OK，就可以回到上面的那个界面，并且，此时信号也添加成功了。




4.选择一段num1,num2上的一段信号，再选择0，1两个高低电平，点击运行，结果如下。