V5 DDR2
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电子和通信类。。
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V5 DDR IP核生成的过程
参考V5 DDR IP核生成的过程 Xilinx FPGA内DDR II IP生成指南 https://wenku.baidu.com/view/b852fb07c5da50e2524d7f1b.html DDR2调试记录https://wenku.baidu.com/view/ded831fc7c1cfad6195fa73e.html Sparten6生成IP http://www.360原创 2017-08-01 14:23:31 · 737 阅读 · 0 评论 -
V5 V7 DDRII IP仿真修改
1、修改时钟输入脚(V5是没有选择时钟来源的,V7时钟可以选择内部时钟NOBUFF) ddr2_infrastructure文件中sys_clk idly_clk_200是根据IBUFG来设定的,基本上是采用内部输入时钟,所以修改为内部DCM的BUFG输出连接到此时钟。 sys_clk 是MIG的工作时钟 ,也是DDR工作时钟。 idly_clk_200是IODELAY_CTRL原创 2017-08-01 18:03:49 · 483 阅读 · 0 评论