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常用视频格式
【代码】常用视频格式。原创 2023-02-27 19:39:06 · 220 阅读 · 0 评论 -
vivado如何修改工程名称(Project name)
vivado如何修改工程名称原创 2022-08-25 15:12:10 · 7506 阅读 · 3 评论 -
xilinx fpga JTAG和专用配置引脚
原创 2022-04-28 10:57:10 · 1971 阅读 · 1 评论 -
vivado FIFO问题记录
异步时钟FIFO独有的值表示FIFO 读时钟域的 rd_data_out开始有值的时间当 synchronization stages = 4时在write_data_count被写入值后,经过(synchronization stages + 2) = 4个读时钟上升沿,read_data_count+1(2)wr_data_out写时钟第一个上升沿检测到读使能,写入一个数据写时钟第二个上升 wr_data_ou..原创 2022-04-27 15:05:04 · 6916 阅读 · 0 评论 -
如何修改Xilinx IP中文件的只读属性
不知道大家有没有遇到过一个问题,就是你想修改xilinx IP中的某些代码,或者想通过debug进一步了解这些代码时,但是发现它不支持修改的,是read-only属性。本文将给大家介绍一种方法,来解决这个问题。Generate Output Products首先小编需要给大家介绍的是,在最终生成IP的时候的两个属性(ug896_page35):在Vivado中默认的选项为 Out of context per IP,工具会自动为IP创建XCI和DCP,更改日志,以及实例化模板。通常的做法也都原创 2022-04-02 16:22:40 · 8294 阅读 · 1 评论 -
verilog 快速排序 快速中值
快速排序 实现原理通过如下图所示的6级比较电路路输出中值,其输人数据为图1所示的滤波掩膜所在的图像数据。第一级比较电路由3个三输入比较器C组成,每个比较器的输出数据依序排列(参见图示)。将3组比较结果中最小的3个数放在一起、中间的3个数放在一起、最大的3个数放在一起,参加第二级比较。第二级比较电路的原理与第一级类似,输出out1和out9,分别是输入数据中的最大值和最小值,这2个数据将被舍去不参加下一级比较。参加第三级比较的有7个数据,其原理类似于前两级比较电路,输出out2和out8分别是该7个数据的转载 2022-03-22 17:44:55 · 2291 阅读 · 0 评论 -
vivado下载错误 core_34 is an invalid handle
问题原因:应该是debug的问题。工程在以前有了部分debug,然后更新了部分的源代码(主要是更改了一些debug的路劲),然后再更新debug核;就算这样处理了但是这样还是会有问题的。解决办法:需要将XDC里面关于debug的部分删除,然后全部在重新添加。问题解决!...原创 2021-11-01 16:33:58 · 2088 阅读 · 0 评论 -
win10 vivado DDR报错Failed to generate ‘Custom UI’ outputs
win10 DDR 报错“Failed to generate IP ‘*‘. Failed to generate ‘Custom UI’ outputs:”我的错误类型:由于电脑登陆账号是中文的,导致vivado需要在C盘此账户下创建临时文件导致错误,文件路径有中文导致的。解决办法:只能重装系统。...原创 2021-10-22 10:36:43 · 1312 阅读 · 0 评论 -
Verilog之参数传递实现条件编译
熟悉Verilog语法的同学都知道在模块设计的时候可以通过parameter来实现参数化设计,这对于位宽等参数实现模块调用时可配置非常方便,不用改模块内部。某些时候我们希望模块内部的两个段落也可以通过parameter参数化实现条件编译,语法如下:如上图,SCALER_IP 0是一个段落,SCALER_IP 1是一个段落;scaler是调用的IP,由于IP有多种固定设置(不想通过寄存器动态设置),因此可以在调用这个模块时通过parameter传参实现调用不同IP的功能,不用写多个模块了。...原创 2021-10-08 13:27:00 · 1544 阅读 · 0 评论 -
FPGA挂载NVME SSD 例程
1、Vivado中的Microblaze PCI Express Root Complex设计2、Zynq PCI Express Root Complex在Vivado中的设计3、将SSD连接到运行PetaLinux的FPGA原创 2021-07-28 09:03:55 · 1544 阅读 · 0 评论 -
vivado创建和调用edf 网表文件
需要创建的文件设置为顶层进行综合 在综合设置中:1、层级保持可以选择不保持;2、More Options 设置-mode out_of_context 综合完成打开综合设计: 保存顶层调用接口.v文件: 2017.4以前版本 write_verilog -mode port /data/zq/comm_100M.v2017.4以后版本 write_verilog -mode synth_stub /data/zq/comm_100M.v 保存edf网表文件:writ...原创 2021-07-03 14:17:26 · 1696 阅读 · 0 评论 -
xilinx 7系列 CAM
1、参考https://www.cnblogs.com/wpqwpq/p/6954296.html2、参考https://blog.csdn.net/linbian1168/article/details/105011187?ops_request_misc=%257B%2522request%255Fid%2522%253A%2522162121891316780255220576%2522%252C%2522scm%2522%253A%252220140713.130102334.pc%255Fa.原创 2021-05-17 14:31:13 · 1256 阅读 · 1 评论 -
并行CRC计算方法
数据帧CRC32校验算法实现 本文设计思想采用明德扬至简设计法。由于本人项目需要进行光纤数据传输,为了保证通信质量要对数据进行校验。在校验算法中,最简单最成熟的非CRC校验莫属了。 得出一个数的CRC校验码还是比较简单的:选定一个CRC生成多项式G(x); 将发送数据左移K位,右侧补零(其中K为生成多项式最高次幂); 用移位补零后的数据对G(x)进行模2除法(其实就是异或运算); 用得到的余数即为该数据的CRC校验码; 发送端将移位补零后数据的低K位0替换成CRC校验码组成新的数据原创 2021-05-13 16:26:30 · 4614 阅读 · 0 评论 -
bit bin mcs文件区别
首先说一下mcs文件和bin文件的区别:mcs文件里包含Bin文件的内容,但是mcs文件中,每行的开始有地址信息,最后一个byte是crc校验信息,所以mcs文件要比bin文件大。但是烧录器烧写的时候,只烧录mcs文件中包含bin文件的那部分信息,不会将地址和crc烧录到flash中。一般在烧写flash的时候,我们会用mcs文件,尤其是做multiboot和fallback的时候,因为mcs文件中包含有地址信息,会告诉烧录器,golden image放在哪里,multiboot image放在原创 2021-04-19 16:20:33 · 6958 阅读 · 1 评论 -
Ubuntu启动Xilinx Vivado
1、如果你当前用户是hadoop,进入目录是/home/hadoop2、启动终端编辑文件 vim .bashrc3、文件末尾加上source /opt/Xilinx/Vivado/2016.4/settings64.sh4、不行就启动这个文件 source .bashrc原创 2021-02-25 19:26:12 · 361 阅读 · 0 评论 -
Xilinx IDELAYCTRL
Xilinx器件IO部分都有IDELAYCTRL,很多从Altera转过来的工程师都很疑惑它的用法和作用。IDELAYCTRL是IO的一个模块,在vivado设备可以看到它的位置,通常是按照银行来分布。它能够根据器件的PVT(工艺,电压和温度)差异给IO延迟模块提供精确的延迟抽头。它一定是和IODELAY模块一起使用的,端口RDY代表了IODELAY模块经过正常校准后的结果。图1.IDELAYCTRL位置(可手动约束),端口模块模块调用原语:IDELAYCTRL dlyctrl..原创 2021-01-04 10:28:53 · 9506 阅读 · 2 评论 -
xilinx FPGA时钟驱动
1.MRCC:被外部差分/单端时钟驱动;可以驱动本时钟区域的4个BUFIO、4个BUFR、2个BUFMR、本时钟区域的CMT以及上下相邻时钟区域的CMT、16个BUFG、本时钟区域以及水平相邻时钟区域的BUFH。2.SRCC:和MRCC类似,但只作用在本时钟区域;其被外部差分/单端时钟驱动;可以驱动本时钟区域的4个BUFIO、4个BUFR、本时钟区域的CMT以及上下相邻时钟区域的CMT、16个BUFG、本时钟区域以及水平相邻时钟区域的BUFH。3.BUFIO:在相同的时钟区域内,其可以被MRCC、S原创 2020-12-24 09:59:46 · 920 阅读 · 0 评论 -
Xilinx基于PCIE的部分重配置实现(一)
xilinx社区:http://xilinx.eetrend.com/d6-xilinx/blog/2018-10/13754.html本博文主要是对基于PCIE(mcap)的部分可重构实现的步骤做一个简单的演示,如有错误之处,欢迎批评指正。值得说明的是,基于PCIE的部分可重构需在ultrascale系列及ultrascale+芯片才能实现,具体哪些系列能实现哪种配置方式如下图所示:图1本质上来说,无论是JTAG还是ICAP或者MCAP以及其它FPGA的配置方式,目的都是配置FPGA.原创 2020-12-24 09:58:21 · 2907 阅读 · 0 评论 -
Vivado实现策略
第六课时:Vivado实现策略目录Top~~1. Directiveopt design是逻辑优化power_opt功耗的优化新的特征 Directive不同的directive,意味着不同的算法effort level和directive explore的关系如何后者取代了前者Top~~2. 实现的策略常用的五个策略不同测策略由不同的设计步骤,不同的策略选择不同的directive,一个命令级的一个运行级的行为原创 2020-11-16 16:19:58 · 5216 阅读 · 0 评论 -
xilinx SDK调用math库问题
原创 2020-10-23 23:35:03 · 1082 阅读 · 0 评论 -
V5 V7 DDRII IP仿真修改
1、修改时钟输入脚(V5是没有选择时钟来源的,V7时钟可以选择内部时钟NOBUFF) ddr2_infrastructure文件中sys_clk idly_clk_200是根据IBUFG来设定的,基本上是采用内部输入时钟,所以修改为内部DCM的BUFG输出连接到此时钟。 sys_clk 是MIG的工作时钟 ,也是DDR工作时钟。 idly_clk_200是IODELAY_CTRL原创 2017-08-01 18:03:49 · 458 阅读 · 0 评论 -
V5 DDR IP核生成的过程
参考V5 DDR IP核生成的过程 Xilinx FPGA内DDR II IP生成指南 https://wenku.baidu.com/view/b852fb07c5da50e2524d7f1b.html DDR2调试记录https://wenku.baidu.com/view/ded831fc7c1cfad6195fa73e.html Sparten6生成IP http://www.360原创 2017-08-01 14:23:31 · 717 阅读 · 0 评论