【计组原理学习小结】虚拟存储器、Cache访存过程中，TLB - Cache - Page的命中关系

最新推荐文章于 2024-07-12 04:30:00 发布
最新推荐文章于 2024-07-12 04:30:00 发布
阅读量8.5k 收藏 125
点赞数 26
分类专栏： 计算机组成原理
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/runmeat/article/details/104659069
版权
本文总结了虚拟存储器访问过程中TLB、Cache和Page的命中关系。当CPU根据虚地址访存时，首先检查TLB，如果命中则Page必然命中，但Cache不一定；Cache命中时Page必然命中，但TLB可能未命中；而Cache未命中时，与TLB和Page无关。TLB是Page的小副本，其命中是Page命中的充分不必要条件。
摘要由CSDN通过智能技术生成

TLB - Cache - Page命中关系小结

  • 前置知识——CPU根据虚地址访存流程

①访问虚地址读取虚页号 → 访问基址寄存器读取页表起始地址 → 拼接起始地址和虚页号得到页表地址 → 依据页表地址访问对应的页表项 → 根据装入位判断是否命中

②命中 → 对应的实页号

最低0.47元/天 解锁文章
流浪的五花肉
关注
专栏目录
【计算机体系结构】TLB和Cache
qq_40268672的博客
10-04 442
在两级页表的虚拟存储系统中，需要访问两次物理内存才能得到虚拟地址所对应的物理地址，而物理内存的访问速度是远远慢于处理器的，为了对该过程进行加速，可以加入一个页表的缓存，该缓存将页表中最近使用的PTE缓存下来，因为它们在以后还可能被继续使用。这样的缓存被称为, TLB中存储页表中最近被使用的PTE，从本质上来讲，。然而，TLB不同于一般的cache，它只有，而至于空间相关性，TLB没有明显的规律。
Linux内存管理(1)：Cache、TLB、IOMMU/ATS、DMA
zhang_shuaifeng的博客
01-16 1606
Cache，cacheline, set, way, LRU, write through/write back，TLB, 页表、VFIO， dma API
地址翻译过程（TLB--＞页表--＞Cache--＞主存--＞外存）
最新发布
weixin_69884785的博客
07-12 1317
地址翻译过程（TLB-->页表-->Cache-->主存-->外存） 1.地址结构 2.查找快表或页表：从虚拟地址--->物理地址 3.通过物理地址访问数据
Page table, TLB, Cache简介(x86)
铁匠的七寸宫
12-31 5982
分页模型 以x86为例, intel的处理器的分页单元处理4kB的页, 32位的线性地址(虚拟地址)被分为3个域:      -Directory, 目录, 最高10位      -Table, 页表, 中间10位      -Offset, 偏移, 低12位      -正在使用的页目录的地址放在控制寄存器CR3中, directory字段决定页目录中的目录项, 而ta
TLB Page Cache命中组合问题
tristacrystal的博客
11-11 1万+
下列关于命中组合的情况中，一次访存过程中可能发生的是()。 A．TLB未命中，CaChe命中，Page未命中 B．TLB未命中，CaChe未命中，Page命中 C．TLB命中，CaChe命中，Page未命中 D．TLB命中，CaChe未命中，Page未命中   解答：TLB，快表，放了一些经常用到的页表，也就是页表的部分副本             页表,用来翻译物理地址的    ...
Cache,TLB,页式虚拟存储器
NoBug
12-12 2258
高速缓冲存储器Cache Cache与主存的映射方式：直接映射，组相连映射，全相联映射 Cache的替换策略：随机替换RAND，先进先出FIFO，近期最少使用LRU，最不经常使用LFU 直接映射 主存的一个数据块只装入Cache的唯一位置。地址结构为 主存字块标记 Cache字块地址 字块内地址 组相连映射 主存的一个数据块可以装入一组内的任何一个位置。地址结构为 主存字块标记 组地址 字块内地址 全相联映射 主存块可以被映射.
【问题思考总结】TLB Page Cache 主存 的联系与辨析【从命中和访存次数的角度 及 地址转换和数据存储的对比】
weixin_45415929的博客
10-24 4309
细致分析TLB Page，Cache 主存 的联系和异同。以及在命中类题型和访存次数类题型中的应用。
虚拟内存，MMU/TLB，PAGE，Cache之间关系
孤独的思考
08-07 5317
虚拟地址VA到物理地址PA以页page为单位。通常page的大小为4K。物理页面成为page frame。 查看应用程序进程的地址空间，可以看到分为很多段，比如代码段（只读）、数据段（读写）、堆、共享库（其中进一步分段）、栈空间等。整个应用程序的地址空间不会用满4GB，因为还有一部分是内核空间，应用程序不能访问。 再打开一个相同的应用程序查看其进程的地址空间，也是类似的，甚至是一样的。
【计组】3.7 虚拟存储器
qq_43134199的博客
12-13 1210
页式存储 含义 程序分页后的执行过程中的地址转换 虚地址（逻辑地址）V.S.实地址（物理地址） · 程序员在指令中给出的地址码是逻辑地址 · 逻辑地址 = 逻辑页号 + 页内地址 · 物理地址 = 主存块号 + 块内地址 · 逻辑页面 大小 = 主存块 大小 - - - > 页内地址 = 块内地址 · 最终任务：逻辑页号 - - - - >主存块号 页表（逻辑页号 - - - > 主存块号） · 建立“页表”：逻辑页号和主存块号的对应关系 · 页表在主存中 - - - - >
程序运行时 磁盘 主存 Cache TLB 页表的访问关系
qq_52698429的博客
06-21 2437
程序运行时 磁盘 主存 Cache TLB 页表的访问关系
是先访问TLB（MMU）还是先访问Cache
大海蓝天的专栏
11-20 4728
TLB 用于缓存一部分标签页表条目。TLB可介于 CPU 和 CPU缓存之间，或在 CPU 缓存和主存之间，这取决于缓存使用的是物理寻址或是虚拟寻址。如果缓存是虚拟寻址，寻址请求将会直接从 CPU 传送给缓存，然后从缓存访问所需的 TLB 条目。如果缓存使用物理寻址，CPU 会先对每一个存储器操作进行 TLB 查寻，并且将取得的物理地址传送给缓存。两种方法各有优缺点。采用物理寻址的缓存的一种常见优
TLB与Cache访问谁先访问？
ibless的博客
07-22 4420
TLB与Cache访问谁先访问？1 Cache与TLB简介2 Cache与TLB谁先访问？ 1 Cache与TLB简介 Cache与TLB本质上都是利用数据访问的局部性原理，就是把最常用的数据放在最快可以访问的地方。具体而言，Cache是用于缓存CPU常用的数据和指令的，分别称为dcache（data cache）和icache（instruction cache）。Cache通常有多级，比如L1 Cache、L2 Cache和L3 Cache，只有L1 Cache中是将指令和数据分开存放的，L2/L3 C
TLB、页表、Cache、主存之间的访问关系
热门推荐
xiaotai1234的博客
07-26 1万+
TLB、页表、Cache、主存之间的访问关系 首先，程序员应该给出一个逻辑地址。通过逻辑地址去查询TLB和页表（一般是同时查询，TLB是页表的子集，所以TLB命中，页表一定命中；但是页表命中，TLB不一定命中），以确定该数据是否在主存中。因为只要TLB和页表命中，该数据就一定被调入主存。如果TLB和页表都不命中，则代表该数据就不在主存，所以必定会导致Cache访问不命中。现在，假设该数据在主存中，那么Cache也不一定会命中，因为Cache里面的数据仅仅是主存的一小部分。 ...
TLB命中，页表命中，cache失效可能吗
weixin_35749440的博客
02-11 932
是的，这是可能的。 TLB命中：指当处理器试图访问一个页面时，它首先在Translation Lookaside Buffer (TLB) 中查找页面的虚拟地址和物理地址的对应关系，如果TLB命中，则意味着该对应关系已被找到。 页表命中：指如果TLB没有命中，处理器会在页表中查找对应关系，如果在页表中找到，则称为页表命中。 cache失效：指当系统的缓存中的数据被修改时，原来的缓存内容就不再...
cache命中的问题
shang_bo_liang的博客
12-07 1742
https://blog.csdn.net/qq_38768922/article/details/78740392
第三章-存储系统-Cache和页式存储、虚拟存储
伊甸园的博客
09-25 1347
2 直接映射：如果对应位置非空，则毫无选择的替换，无需算法选择；3 组相联映射：分组内满了才需要替换，需要在分组内选择替换哪一块；全写法写回法把逻辑页号映射到主存块号页表：逻辑页→主存块号CPU执行的机器指令中，使用的是“逻辑地址”，因此需要通过“页表”将逻辑地址转为物理地址。页表的作用；记录了每个逻辑页面放在哪个主存块中；引入快表（TLB）
计算机系统：深入解析页面命中（Page Hit）
m0_72410588的博客
09-13 394
在计算机系统中，页面命中（Page Hit）是指当程序请求访问的数据或指令已经存在于主存储器（通常是随机访问存储器-RAM）中时的情况。页面命中是计算机系统性能优化的关键因素之一。本文将深入探讨页面命中的概念、原理以及实际应用。
37快表TLB
weixin_41883890的博客
01-13 1522
1、 快表TLB：在虚拟存储器中，必须先访问一次主存去查页表，在访问主存才能取得数据，相当于访存速度降低了一般。而段页式虚拟存储器中，既要查找段表也要查找页表。 2、 依据程序执行的局部性原理，在一段时间内总是经常访问某些页，若把这些页对应的页表项存放在高速缓冲器组成的块表中，则可明显提高效率。相应地把放在主存中的页表称为满表。块表只是慢表的一个副本，而且只存放了慢表中很少的一部分。 3、 查找时，快表和慢表同时进行，快表由于根据内容指定地址，一般使用相联存储器。若快表中有此逻辑页号，则很快能找到对应的物理
深入理解缓存 TLB 原理
youzhangjing_的博客
08-03 2013
这就像在地图上显示你的家在哪一样，我为了找到你家的地址，先确定你是中国，再确定你是某个省，继续往下某个市，最后找到你家是一样的原理。下次查找时，是不是只需要跟我说你的姓名是什么，我就直接能够告诉你地址，而不需要一级一级查找。既然内核空间是共享的，进程 A 切换进程 B 的时候，如果进程 B 访问的地址位于内核空间，完全可以使用进程 A 缓存的 TLB。当判断是否命中 TLB 时，当比较 tag 相等时，再判断是不是 global 映射，如果是的话，直接判断 TLB hit，无需比较 ASID。
评论 6
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值