IC验证经验分享（一）

在我自己的有限的验证经验中，所接触到的模块可分为两大类。偏算法模块和偏硬件模块。

偏算法模块

偏算法模块，是有算法做支撑或者算法做前提的模块。RTL是依据算法，对算法做了电路层面的实现。这一类模块的典型代表是通信算法模块。
RTL实现后，在功能验证中，相比电路时序，更受到关注的点是算法的功能计算是否实现正确。因此，这类的模块验证中，参考模型大多选择C++，python等语言实现。这正是利用了这一类语言的特点也是优点，就是没有时序。
比如通信算法模块，模块的激励是大量的数据。这些数据按子帧、时隙、符号划分，数据量可以达到十万百万计。这些数据经过通信算法计算后，模块的输出仍然是大量的数据。
用C++或python等写的参考模型，入口是和rtl入口一模一样的数据。参考模型模拟出算法模块的功能，输出结果，结果是大量的数据。
同样是处理相同的大量数据，rtl的仿真需要花费仿真时间，按照时钟一拍一拍进行。而C++或python写成的参考模型由于不存在时钟，理论上是不花费时间的，实际执行由于计算机的速度和内存是有限的，因此需要消耗执行的时间。但这点执行的时间相比于rtl的仿真时间，就非常非常少了。
这种验证方式中，参考模型是独立于rtl仿真的。因此就存在一个缺点，经由算法计算的输出数据不能进行实时地一对一的比对。
个人认为，牺牲实时比对，换取参考模型对大量数据的处理效率是值得的。

偏硬件模块

偏硬件模块，是没有算法做前提的模块。电路设计人员写RTL时，并不是以算法为依据做电路层面的实现，而是更多从纯粹的硬件角度，比如时序上如何调度，握手信号如何设计等做电路。这一类模块的典型代表是处理器模块。
RTL实现后，由于模块本身的功能天然对时序有比较强的关注度，那么在功能验证中，也“不得不”对功能和时序同时去做模拟和检查。这时，参考模型大多选择SV语言来写。同样地，这也正是利用了SV语言的特点也是优点，就是具有时序。
比如处理器中指令译码模块，模块的激励是指令序列。指令之间可能存在读写依赖关系，这种读写依赖关系构成了时间上的调度顺序和调度时机。在验证中，需要对指令的读写依赖及调度时机进行检查，就不得不给出时序上的验证预期。
用SV写的参考模型，入口是和rtl入口一模一样的指令序列。参考模型在模拟指令调度和执行时，实时给出指令行为预期。相比于C++或python写的参考模型，在这种验证方式中，参考模型和rtl是同时进行仿真的，因此参考模型不具备独立于仿真之外的后跑能力。

（未完待续）