验证—基础知识

基础知识

• 亚稳态并不是仿真现象，而是真实存在于实际电路之中

• 消除竞争冒险

  • 加滤波电容，消除毛刺
  • 增加冗余项消除逻辑冒险
  • 增加选通信号，避开毛刺

• 消除亚稳态:

  • 降低时钟频率
  • 优化组合逻辑路径
  • 优化时钟树
  • 提高时钟驱动能力，改善时钟质量
  • 单元库中选用反应更快的DFF

• 降低时钟可以解决建立时间的违例问题，但是不能解决竞争冒险问题

• 触发器具有一定的过滤毛刺的作用（而锁存器不具备）

• slack是特定路径中要求延迟与实际延迟的时间差，slack可以是正的也可以是负的

• 静态时序分析主要是考虑通过每个逻辑门的最小延迟，而不是电路的逻辑功能

• 锁存器比触发器需要更少数量的门，功耗更低

• 如果负载电容增加，延迟会增加

• 流水线设计

  • 流水线消耗更多的寄存器资源（时序资源），提高了并行度；

  • 流水线会降低系统时钟周期，增加系统的时钟频率

  • 使用面积换取速度，但是也导致原有的数据通道的延时的增加

• 中断处理过程

  • 开关中断

  • 保护断点，识别中断源

  • 中断和返回

  • 保护和恢复现场

• Latch和Flip-Flop：都属于时序逻辑，latch输出可能产生毛刺

• 时序电路可以达到的频率和以下哪些条件相关：

  • 组合逻辑深度

  • 工艺节点

  • 工作电压

• 芯片的漏电的因素：电压、温度、工艺 （漏电压属于静态功耗，频率与动态功耗有关)

• 独热码的优点：

  • 状态机使用独热码，通常可以简化相关组合电路

  • 可以将特征向量映射到欧式空间

  • 传输的稳定性更高

• 只要信号翻转就会产生动态功耗，而当信号不翻转，也会有静态漏电功耗产生

• 子系统设计：

  • 面积优化：资源共享、串行化

  • 速度优化：流水线、关键路径并发、寄存器配平

• 不完整的IF语句，其综合结果可实现：锁存器（时序逻辑）

• 有限状态机：

  • 在时钟的上升沿，根据输入信号的变化，确定电路的状态

  • 状态变化只能发生在同一个时钟的跳变沿

  • 利用同步状态及可以设计出极其复杂灵活的数字逻辑电路

  • FSM（有限状态机）的基本要素：输出、输入、状态（摩尔或米勒型属于FSM的类别）

• 信号速度最快：低温高压（CPU液氮加压可以实现超频）

• 插入buff cell可以有效的降低hold time violation

  • 降低时钟频率和提高电压与hold time没有关系

  • 打拍即插入流水线，会降低组合逻辑延时，加剧violation

  • 增加路径延时可以解决 保持时间违例

• 反向器的逻辑延时一般最小，通常反向器逻辑延时 < 与非门逻辑延时 < 或非门逻辑延时

• 减小L可以提高MOS管的工作速度

• 常用的跨时钟域方法：打拍、异步FIFO、握手机制、异步复位同步释放、格雷码等

• 常用的低功耗设计方法：时钟门控、多电压设计、动态电压和频率调节

  • 降低电源电压可以降低功耗，但是并不属于设计方法

• 同步电路中 使用 异步信号，可