UVM系统验证基础知识1（基于UVM的verilog验证 ）

需求说明：UVM系统验证

内容       ：IC设计验证

来自       ：时间的诗

原文：http://www.cnblogs.com/bettty/p/5285785.html

Abstract

本文介绍UVM框架，并以crc7为例进行UVM的验证，最后指出常见的UVM验证开发有哪些坑，以及怎么避免。

Introduction

本例使用环境：ModelSim 10.2c，UVM-1.1d，Quartus II 13.1（64 bit），器件库MAX V

1. UVM介绍

对UVM结构熟悉的读者可跳过本节。

叫UVM“框架”可能并不确切（只是便于理解，可类比软件界的“框架”）。UVM全称为通用验证方法论。在硬件开发过程中，验证是十分重要的环节。可以说，左手开发，右手验证。在历史上，为了实现通用化的验证，前人摸爬滚打，创造出了UVM这一套框架。UVM前身是OVM，两者都是Accellera提出，UVM在OVM的基础上有所改进。

本文旨在用一种简单的方式介绍UVM的结构。期望读者能够读完本文后，成功搭建一个完整的UVM验证系统。

Part 1：UVM的功能

请看下图，一个典型的testbench验证过程如图所示。即，我们写testbench，将激励信号传入DUT（待验证模块），然后观察输出波形，或者查看输出结果，是否和预期的一致。通过这样的过程，我们判断我们编写的Verilog是否正确。

请看下图，UVM如同一个管家，将“输入激励”和“观察波形”的动作管理了起来。基于UVM进行开发，UVM提供了很多机制，也能够快速的产生我们想要输入的激励。

问题是，我们完全可以使用testbench解决问题，为什么还要使用UVM呢？

UVM是一个通用验证平台，基于它，我们可以产生复杂、大量、可定制化的随机激励，并可以提高大型验证工程的协作性和扩展性。举个例子，UVM框架就像软件开发的分层结构，定义好了统一的接口，那么，各个层次就可以交给各个团队来开发。验证项目也是如此，产生激励的工程如果有改动，并不会影响“观察波形”（实质是观察结果）的团队。实际上，UVM分的更细，它将各个流程都拆分开来，包括transaction、driver、sequence、sequencer、monitor、agent、test、env、top等部分。此外，UVM提供了优秀的factory机制、objection机制、reg机制，为我们简化开发过程。比如，reg机制就封装了我们在硬件开发中读写寄存器的一些操作。我们调用UVM的函数，就能够迅速的开发读写reg的过程。

 

Part 2：UVM的结构

如前所述，UVM包括transaction、interface、driver、sequence、sequencer、monitor、reference model、agent、test、env、top等部分，其相互关系极其复杂。不如说，UVM牺牲简洁性换来“通用”性。

借用Pedro Araujo的结构图。

 

1） 正如这个图片所展示的，UVM是除了DUT（待验证模块）的其他所有部分。其中，sequencer产生sequence（图上没画），sequence产生transaction。

transaction，类似于软件中的一个package。在硬件中，以一个transaction为单位进行传输，一个完整的transaction传输结束，才拉高或拉低电平。

2）通过UVM的专门的类型——port把数据给driver。driver通过interface把产生的激励（也就是transaction）输入DUT。同时，DUT的输出也是和interface相连接的。一个monitor（monitor after）监测driver吐给DUT的输入，一个monitor（monitor before）监测DUT吐出来的输出。

3） 这里，看到一个agent把整个monitor、sequencer、driver都装起来了。这个agent实现的功能是转换。因为整个UVM都是systemverilog的，并且理论上是仿真的，都不是“硬件”。DUT在这里是真正的“硬件”。两者之间不能直接通信，只能通过一个agent，来对协议进行转换。不过，我们可以不用管agent怎么实现的。在开发的时候，只要把相关的模块连接好就行了。

4）这个图还少了一个reference model。因为reference model的工作在这个例子中，实际是在monitor after里面实现的。- -不过没关系。reference model完成的工作是，把DUT做的事完全的再做一遍。reference model接入monitor采到的输入激励，按照DUT的逻辑，产生一个结果。

5）同样通过port，把reference model产生的结果同monitor before采到的数据都丢到scoreboard上。在scoreboard上，我们会对两个结果进行比较。如果两个结果一致，则为正确。如果不一致，则为错误。

 UVM本身用700页来写也完全可以。因为UVM极其复杂。本文不在此赘述。

2. 以crc7为例进行UVM的验证

Part 1：搭建环境。

本文使用的Quartus II 13.1（64 bit），器件库MAX V。写了一个Verilog的简单的crc7。

仿真环境是ModelSim 10.2c。虽说自带UVM库。但是，没找到Modelsim自带的uvm_dpi.dll，于是，还重新编译了一番。

本文在win 10下。下载uvm-1.1d（现在最新版本有1.2d了），放好。安装好ModelSim 10.2c后，在命令提示符>后，输入

编辑环境变量