实验6补充修改部分，关于CPU模块仿真

已于 2022-02-11 23:14:04 修改
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分类专栏： CPU实验学习 文章标签： fpga开发
于 2022-02-11 23:06:51 首次发布
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之前的实验6仿真部分，由于端口定义问题，IF阶段出现无法设置reg类型的问题。
这边做补充修改：
在设计模块中，input类型才可以作为仿真时reg类型实例化，output类型只能作为仿真时的wire类型，无法参与仿真过程块。
强制修改一个wire变量为reg变量，无法实现，因为一个变量会同时传递到多个模块，可能会是input，可能会是output。
这边解决办法是将变量多定义一个，单独用于拥有input类型的模块。

（例如new_pc在IF模块中作为input，可以用reg类型，而在cpu控制模块作为output，只能使用wire类型。这边将尾号带有1的reg类型，实例化到IF模块，而wire类型，实例化到控制模块）

因为模块的内部是定义好连接的，所以在实例化过程还是可以进行参数传递。
定义相同变量如下，不同模块实例化如下：

wire    					if_flush;		 // IF stage
reg                          if_flush1;
wire						 if_stall;		 // IF stage
reg                         if_stall1;
wire [`WordAddrBus]			 new_pc;		 // New program counter
reg [`WordAddrBus]			 new_pc1;


 //实例化
    /********** IF stage **********/
	if_stage if_stage (
		/********** Clock & Reset **********/
		.clk			(clk),				
		.reset			(reset),			
		/********** SPM interface **********/
		.spm_rd_data	(if_spm_rd_data),	
		.spm_addr		(if_spm_addr),		
		.spm_as_		(if_spm_as_),		
		.spm_rw			(if_spm_rw),		
		.spm_wr_data	(if_spm_wr_data),	
		/********** Bus interface **********/
		.bus_rd_data	(if_bus_rd_data),	
		.bus_rdy_		(if_bus_rdy_),	
		.bus_grnt_		(if_bus_grnt_),	
		.bus_req_		(if_bus_req_),		
		.bus_addr		(if_bus_addr),		
		.bus_as_		(if_bus_as_),		
		.bus_rw			(if_bus_rw),		
		.bus_wr_data	(if_bus_wr_data),	
		/********** Pipeline control signal **********/
		.stall			(if_stall1),			
		.flush			(if_flush1),			
		.new_pc			(new_pc1),			
		.br_taken		(br_taken),			
		.br_addr		(br_addr),			
		.busy			(if_busy),		
		/********** IF/ID pipeline register **********/
		.if_pc			(if_pc),			
		.if_insn		(if_insn),			
		.if_en			(if_en)				
	);
	/********** Control unit **********/
	ctrl ctrl (
		/********** Clock & Reset **********/
		.clk			(clk),				
		.reset			(reset),			
		/********** Control register interface **********/
		.creg_rd_addr	(creg_rd_addr),		
		.creg_rd_data	(creg_rd_data),		
		.exe_mode		(exe_mode),			
		/********** Interrupt **********/
		.irq			(cpu_irq),			
		.int_detect		(int_detect),		
		/********** ID/EX pipeline register **********/
		.id_pc			(id_pc),			
		/********** MEM/WB pipeline register **********/
		.mem_pc			(mem_pc),			
		.mem_en			(mem_en),			
		.mem_br_flag	(mem_br_flag),		
		.mem_ctrl_op	(mem_ctrl_op),		
		.mem_dst_addr	(mem_dst_addr),		
		.mem_exp_code	(mem_exp_code),		
		.mem_out		(mem_out),			
		/********** Pipeline control signal **********/
		// Status of pipeline
		.if_busy		(if_busy),			
		.ld_hazard		(ld_hazard),		
		.mem_busy		(mem_busy),			
		// stall singal
		.if_stall		(if_stall),			
		.id_stall		(id_stall),			
		.ex_stall		(ex_stall),			
		.mem_stall		(mem_stall),		
		// Flush signal
		.if_flush		(if_flush),			
		.id_flush		(id_flush),			
		.ex_flush		(ex_flush),		
		.mem_flush		(mem_flush),		
		// New program counter
		.new_pc			(new_pc)			
	);

这样我们就可以实现通过流水线刷新，将new_pc作为传递地址指向SPM内存。IF阶段可以从SPM模块中取出指令，进行后续操作。
注意要在SPM的子模块（x_s3e_dpram.v）中添加一行指令：


mem[0] <= {{`ISA_OP_ADDSR},{5'b00001},{5'b00010},{5'b00011},{11{1'b0}}};

仿真代码如下：

`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date: 2022/02/04 21:25:14
// Design Name: 
// Module Name: cpu_test
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//////////////////////////////////////////////////////////////////////////////////
/********** Global header **********/
`include "nettype.vh"
`include "global_config.vh"
`include "stddef.vh"

/********** Local header **********/
`include "isa.vh"
`include "cpu.vh"
`include "bus.vh"
`include "spm.vh"

module cpu_test(

    );
         
    //端口定义
     /********** Clock & Reset **********/
	  reg					  clk;			   // Clock
	  reg					  clk_;			   // Clock (180)
	  reg					  reset;		   // Asynchronous reset
	/********** Bus interface **********/
	// IF Stage
	  reg [`WordDataBus]	  if_bus_rd_data;  // Read data
	  reg					  if_bus_rdy_;	   // Ready
	  reg					  if_bus_grnt_;	   // Bus grant
	 wire					  if_bus_req_;	   // Bus request
	 wire [`WordAddrBus]	  if_bus_addr;	   // Address
	 wire					  if_bus_as_;	   // Address strobe
	 wire					  if_bus_rw;	   // Read/Write
	 wire [`WordDataBus]	  if_bus_wr_data;  // Write data
	// MEM Stage
	  reg [`WordDataBus]	  mem_bus_rd_data; // Read data
	  reg					  mem_bus_rdy_;	   // Ready
	  reg					  mem_bus_grnt_;   // Bus grant
	 wire					  mem_bus_req_;	   // Bus reqeuest
	 wire [`WordAddrBus]	  mem_bus_addr;	   // Address
	 wire					  mem_bus_as_;	   // Address strobe
	 wire					  mem_bus_rw;	   // Read/Write
	 wire [`WordDataBus]	  mem_bus_wr_data; // Write data
	/********** Interrupt **********/
	  reg [`CPU_IRQ_CH-1:0] cpu_irq;	   // Interrupt request
	  
	   /********** Pipeline register **********/
	// IF/ID
	
	wire  [`WordAddrBus]		 if_pc;			 
	wire [`WordDataBus]			 if_insn;		 
	wire						 if_en;			
	// ID/EX pipeline register
	wire [`WordAddrBus]			 id_pc;			 
	wire						 id_en;			
	wire [`AluOpBus]			 id_alu_op;		
	wire [`WordDataBus]			 id_alu_in_0;	
	wire [`WordDataBus]			 id_alu_in_1;	 
	wire						 id_br_flag;	
	wire [`MemOpBus]			 id_mem_op;		
	wire [`WordDataBus]			 id_mem_wr_data;
	wire [`CtrlOpBus]			 id_ctrl_op;	
	wire [`RegAddrBus]			 id_dst_addr;	
	wire						 id_gpr_we_;
	wire [`IsaExpBus]			 id_exp_code;
	// EX/MEM pipeline register
	wire [`WordAddrBus]			 ex_pc;	
	wire						 ex_en;			 
	wire						 ex_br_flag;	 
	wire [`MemOpBus]			 ex_mem_op;		 
	wire [`WordDataBus]			 ex_mem_wr_data; 
	wire [`CtrlOpBus]			 ex_ctrl_op;	 
	wire [`RegAddrBus]			 ex_dst_addr;	 
	wire						 ex_gpr_we_;	
	wire [`IsaExpBus]			 ex_exp_code;	
	wire [`WordDataBus]			 ex_out;		
	// MEM/WB pipeline register
	wire [`WordAddrBus]			 mem_pc;		
	wire						 mem_en;		
	wire						 mem_br_flag;	 
	wire [`CtrlOpBus]			 mem_ctrl_op;	
	wire [`RegAddrBus]			 mem_dst_addr;	 
	wire						 mem_gpr_we_;	 
	wire [`IsaExpBus]			 mem_exp_code;	 
	wire [`WordDataBus]			 mem_out;		 
	/********** Pipeline control signal **********/
	// Stall signal
	wire						 if_stall;		 // IF stage
	reg                         if_stall1;
	wire						 id_stall;		 // ID stage
	wire				          ex_stall;		 // EX stage
	wire						 mem_stall;		 // MEM stage
	// Flush signal
	wire    					if_flush;		 // IF stage
	reg                          if_flush1;
	wire						 id_flush;		 // ID stage
	wire						 ex_flush;		 // EX stage
	wire						 mem_flush;		 // MEM stage
	// Busy signal
	wire						 if_busy;		 // IF stage
	wire						 mem_busy;		 // MEM stage
	// Other control signal
	wire [`WordAddrBus]			 new_pc;		 // New program counter
	reg [`WordAddrBus]			 new_pc1;
	wire [`WordAddrBus]			 br_addr;		 // Branch address
	wire						 br_taken;		 // Branch taken
	wire						 ld_hazard;		 // Load hazard
	/********** GPR signal **********/
	wire [`WordDataBus]			 gpr_rd_data_0;	
	wire [`WordDataBus]			 gpr_rd_data_1;	
	wire [`RegAddrBus]			 gpr_rd_addr_0;	
	wire [`RegAddrBus]			 gpr_rd_addr_1;	
	/********** Control register signal **********/
	wire [`CpuExeModeBus]		 exe_mode;		
	wire [`WordDataBus]			 creg_rd_data;	 
	wire [`RegAddrBus]			 creg_rd_addr;	 
	/********** Interrupt Request **********/
	wire						 int_detect;	
	/********** Scratchpad memory signal **********/
	// IF stage
	wire [`WordDataBus]			 if_spm_rd_data; 
	wire [`WordAddrBus]			 if_spm_addr;	 
	wire						 if_spm_as_;	
	wire						 if_spm_rw;		
	wire [`WordDataBus]			 if_spm_wr_data;
	// MEM stage
	wire [`WordDataBus]			 mem_spm_rd_data; 
	wire [`WordAddrBus]			 mem_spm_addr;	  
	wire						 mem_spm_as_;	 
	wire						 mem_spm_rw;
	wire [`WordDataBus]			 mem_spm_wr_data; 
	/********** Forwarding signal **********/
	wire [`WordDataBus]			 ex_fwd_data;	  // EX stage
	wire [`WordDataBus]			 mem_fwd_data;	  // MEM stage
    
    //时钟激励：
             integer i;
             parameter STEP=100;
    
             always#(STEP/2)begin
             clk<=~clk;
             clk_ <=~clk_;
            
             end
    //实例化
    /********** IF stage **********/
	if_stage if_stage (
		/********** Clock & Reset **********/
		.clk			(clk),				
		.reset			(reset),			
		/********** SPM interface **********/
		.spm_rd_data	(if_spm_rd_data),	
		.spm_addr		(if_spm_addr),		
		.spm_as_		(if_spm_as_),		
		.spm_rw			(if_spm_rw),		
		.spm_wr_data	(if_spm_wr_data),	
		/********** Bus interface **********/
		.bus_rd_data	(if_bus_rd_data),	
		.bus_rdy_		(if_bus_rdy_),	
		.bus_grnt_		(if_bus_grnt_),	
		.bus_req_		(if_bus_req_),		
		.bus_addr		(if_bus_addr),		
		.bus_as_		(if_bus_as_),		
		.bus_rw			(if_bus_rw),		
		.bus_wr_data	(if_bus_wr_data),	
		/********** Pipeline control signal **********/
		.stall			(if_stall1),			
		.flush			(if_flush1),			
		.new_pc			(new_pc1),			
		.br_taken		(br_taken),			
		.br_addr		(br_addr),			
		.busy			(if_busy),		
		/********** IF/ID pipeline register **********/
		.if_pc			(if_pc),			
		.if_insn		(if_insn),			
		.if_en			(if_en)				
	);

	/********** ID stage **********/
	id_stage id_stage (
		/********** Clock & Reset **********/
		.clk			(clk),				
		.reset			(reset),			
		/********** GPR interface **********/
		.gpr_rd_data_0	(gpr_rd_data_0),	
		.gpr_rd_data_1	(gpr_rd_data_1),	
		.gpr_rd_addr_0	(gpr_rd_addr_0),	
		.gpr_rd_addr_1	(gpr_rd_addr_1),	
		/********** Forwarding **********/
		// Forwarding from EX stage
		.ex_en			(ex_en),			
		.ex_fwd_data	(ex_fwd_data),		
		.ex_dst_addr	(ex_dst_addr),		
		.ex_gpr_we_		(ex_gpr_we_),		
		// Forwarding from MEM stage
		.mem_fwd_data	(mem_fwd_data),		
		/********** Control register interface **********/
		.exe_mode		(exe_mode),		
		.creg_rd_data	(creg_rd_data),	
		.creg_rd_addr	(creg_rd_addr),		
		/********** Pipeline control signal **********/
	   .stall		   (id_stall),	
		.flush			(id_flush),			
		.br_addr		(br_addr),			
		.br_taken		(br_taken),			
		.ld_hazard		(ld_hazard),		
		/********** IF/ID pipeline register **********/
		.if_pc			(if_pc),			
		.if_insn		(if_insn),			
		.if_en			(if_en),			
		/********** ID/EX pipeline register **********/
		.id_pc			(id_pc),			
		.id_en			(id_en),			
		.id_alu_op		(id_alu_op),		
		.id_alu_in_0	(id_alu_in_0),		
		.id_alu_in_1	(id_alu_in_1),		
		.id_br_flag		(id_br_flag),	
		.id_mem_op		(id_mem_op),		
		.id_mem_wr_data (id_mem_wr_data),	
		.id_ctrl_op		(id_ctrl_op),	
		.id_dst_addr	(id_dst_addr),		
		.id_gpr_we_		(id_gpr_we_),		
		.id_exp_code	(id_exp_code)		
	);

	/********** EX stage **********/
	ex_stage ex_stage (
		/********** Clock & Reset **********/
		.clk			(clk),				
		.reset			(reset),			
		/********** Pipeline control signal **********/
		.stall			(ex_stall),			
		.flush			(ex_flush),			
		.int_detect		(int_detect),		
		/********** Forwarding **********/
		.fwd_data		(ex_fwd_data),		
		/********** ID/EX pipeline register **********/
		.id_pc			(id_pc),			
		.id_en			(id_en),			
		.id_alu_op		(id_alu_op),		
		.id_alu_in_0	(id_alu_in_0),		
		.id_alu_in_1	(id_alu_in_1),		
		.id_br_flag		(id_br_flag),		
		.id_mem_op		(id_mem_op),		
		.id_mem_wr_data (id_mem_wr_data),	
		.id_ctrl_op		(id_ctrl_op),		
		.id_dst_addr	(id_dst_addr),		
		.id_gpr_we_		(id_gpr_we_),		
		.id_exp_code	(id_exp_code),		
		/********** EX/MEM pipeline register **********/
		.ex_pc			(ex_pc),			
		.ex_en			(ex_en),			
		.ex_br_flag		(ex_br_flag),		
		.ex_mem_op		(ex_mem_op),		
		.ex_mem_wr_data (ex_mem_wr_data),	
		.ex_ctrl_op		(ex_ctrl_op),		
		.ex_dst_addr	(ex_dst_addr),		
		.ex_gpr_we_		(ex_gpr_we_),		
		.ex_exp_code	(ex_exp_code),		
		.ex_out			(ex_out)			
	);

	/********** MEM Stage **********/
	mem_stage mem_stage (
		/********** Clock & Reset **********/
		.clk			(clk),				
		.reset			(reset),			
		/********** Pipeline control signal **********/
		.stall			(mem_stall),		
		.flush			(mem_flush),		
		.busy			(mem_busy),			
		/********** Forwarding **********/
		.fwd_data		(mem_fwd_data),		
		/********** SPM interface **********/
		.spm_rd_data	(mem_spm_rd_data),	
		.spm_addr		(mem_spm_addr),		
		.spm_as_		(mem_spm_as_),		
		.spm_rw			(mem_spm_rw),		
		.spm_wr_data	(mem_spm_wr_data),	
		/********** Bus interface **********/
		.bus_rd_data	(mem_bus_rd_data),	
		.bus_rdy_		(mem_bus_rdy_),		
		.bus_grnt_		(mem_bus_grnt_),	
		.bus_req_		(mem_bus_req_),		
		.bus_addr		(mem_bus_addr),		
		.bus_as_		(mem_bus_as_),		
		.bus_rw			(mem_bus_rw),		
		.bus_wr_data	(mem_bus_wr_data),	
		/********** EX/MEM pipeline register **********/
		.ex_pc			(ex_pc),			
		.ex_en			(ex_en),			
		.ex_br_flag		(ex_br_flag),		
		.ex_mem_op		(ex_mem_op),		
		.ex_mem_wr_data (ex_mem_wr_data),	
		.ex_ctrl_op		(ex_ctrl_op),		
		.ex_dst_addr	(ex_dst_addr),		
		.ex_gpr_we_		(ex_gpr_we_),		
		.ex_exp_code	(ex_exp_code),		
		.ex_out			(ex_out),			
		/********** MEM/WB pipeline register **********/
		.mem_pc			(mem_pc),			
		.mem_en			(mem_en),			
		.mem_br_flag	(mem_br_flag),		
		.mem_ctrl_op	(mem_ctrl_op),		
		.mem_dst_addr	(mem_dst_addr),		
		.mem_gpr_we_	(mem_gpr_we_),		
		.mem_exp_code	(mem_exp_code),		
		.mem_out		(mem_out)			
	);

	/********** Control unit **********/
	ctrl ctrl (
		/********** Clock & Reset **********/
		.clk			(clk),				
		.reset			(reset),			
		/********** Control register interface **********/
		.creg_rd_addr	(creg_rd_addr),		
		.creg_rd_data	(creg_rd_data),		
		.exe_mode		(exe_mode),			
		/********** Interrupt **********/
		.irq			(cpu_irq),			
		.int_detect		(int_detect),		
		/********** ID/EX pipeline register **********/
		.id_pc			(id_pc),			
		/********** MEM/WB pipeline register **********/
		.mem_pc			(mem_pc),			
		.mem_en			(mem_en),			
		.mem_br_flag	(mem_br_flag),		
		.mem_ctrl_op	(mem_ctrl_op),		
		.mem_dst_addr	(mem_dst_addr),		
		.mem_exp_code	(mem_exp_code),		
		.mem_out		(mem_out),			
		/********** Pipeline control signal **********/
		// Status of pipeline
		.if_busy		(if_busy),			
		.ld_hazard		(ld_hazard),		
		.mem_busy		(mem_busy),			
		// stall singal
		.if_stall		(if_stall),			
		.id_stall		(id_stall),			
		.ex_stall		(ex_stall),			
		.mem_stall		(mem_stall),		
		// Flush signal
		.if_flush		(if_flush),			
		.id_flush		(id_flush),			
		.ex_flush		(ex_flush),		
		.mem_flush		(mem_flush),		
		// New program counter
		.new_pc			(new_pc)			
	);

	/********** GPR **********/
	gpr gpr (
		/********** Clock & Reset **********/
		.clk	   (clk),					
		.reset	   (reset),					
		/********** Read port 0 **********/
		.rd_addr_0 (gpr_rd_addr_0),			
		.rd_data_0 (gpr_rd_data_0),			
		/********** Read port 1 **********/
		.rd_addr_1 (gpr_rd_addr_1),			
		.rd_data_1 (gpr_rd_data_1),			
		/********** Write port **********/
		.we_	   (mem_gpr_we_),			
		.wr_addr   (mem_dst_addr),			
		.wr_data   (mem_out)				
	);

	/********** Scratchpad memory **********/
	spm spm (
		/********** Clock **********/
		.clk			 (clk_),					 
		/********** PortA : IF stage **********/
		.if_spm_addr	 (if_spm_addr[`SpmAddrLoc]), 
		.if_spm_as_		 (if_spm_as_),				  
		.if_spm_rw		 (if_spm_rw),				
		.if_spm_wr_data	 (if_spm_wr_data),			 
		.if_spm_rd_data	 (if_spm_rd_data),			  
		/********** PortB : MEM stage **********/
		.mem_spm_addr	 (mem_spm_addr[`SpmAddrLoc]), 
		.mem_spm_as_	 (mem_spm_as_),				
		.mem_spm_rw		 (mem_spm_rw),				 
		.mem_spm_wr_data (mem_spm_wr_data),			  
		.mem_spm_rd_data (mem_spm_rd_data)			 
	);
   //测试模式：
  
  
      
          

    initial
     begin
     
    clk<=1;
    clk_<=0;
    reset<=`RESET_ENABLE;
    #(STEP*3/4)
    #STEP begin
    reset<=`RESET_DISABLE;
    #STEP

     if_stall1<=`DISABLE;
     #STEP
     new_pc1<={{3'b001},{27{1'b0}}};
     if_flush1<=`ENABLE;
   
    #STEP
     if_flush1<=`DISABLE;
     
    
           end           
   
  end   
       
    
endmodule

仿真结果如下：

1.IF阶段
通过newPC，将目标地址转向SPM中，实现在SPM中取出指令。
在这里插入图片描述
2.ID阶段
将指令分解，并准备好计算数据（在GPR模块，gpr[1]和gpr[2]）
在这里插入图片描述
3.EX阶段
执行指令，将结果输入到MEM中。
在这里插入图片描述
4.MEM阶段
将EX阶段的结果写入寄存器（gpr[3]）
在这里插入图片描述
在这里插入图片描述

实现100+200=300的寄存器间加法指令，仿真结束。

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02-11 1287
1.CPU控制模块 cpu控制模块进行对保存CPU状态的控制寄存器进行管理，并且对流水线进行控制 cpu控制模块中设有设置和保存CPU状态的控制寄存器 主要处理流水线刷新延迟、程序中断等异常。 这一模块涉及中断处理、流水线刷新延迟，知识点较杂乱，需要配合相关资料进一步研究。 端口定义： part8.CPU控制模块 cpu控制模块进行对保存CPU状态的控制寄存器进行管理，并且对流水线进行控制 cpu控制模块中设有设置和保存CPU状态的控制寄存器 ctrl：
三、RISC_CPU仿真、调试（下）
qq_52194830的博客
01-26 451
在上一篇中已经用test1进行了测试，下面再用test2和test3进行测试。 test2 修改ROM中的初始化数据如下： 若正常运行，程序将在20H处停止。 initial begin memrory[0] = 8'b101_11000; //00 memrory[1] = 8'b0000_0001; memrory[2] = 8'b011_11000; //02 memrory[3] = 8'b0000_0010; memrory[4] = 8'b100_11000; //
仿真的硬件选型原则：CPU
驭风之道
09-03 6417
关于CPU的选型相关内容
嵌入式cpu系统设计仿真实验.doc
01-09
嵌入式CPU系统设计仿真实验是计算机系统设计的核心部分，涉及到计算机系统的设计、实现和仿真。该实验的目的是设计一个8位CPU系统，包括基本模型计算机设计与实现。 知识点1：CPU系统设计 CPU系统设计是计算机...
最新单片机仿真 CPU控制的独立式键盘扫描实验
05-20
最新单片机仿真 CPU控制的独立式键盘扫描实验最新单片机仿真 CPU控制的独立式键盘扫描实验最新单片机仿真 CPU控制的独立式键盘扫描实验最新单片机仿真 CPU控制的独立式键盘扫描实验最新单片机仿真 CPU控制的独立式...
单周期cpu仿真实验.zip
最新发布
05-19
在这个“单周期CPU仿真实验”中，你将有机会亲手构建一个MIPS单周期处理器模型。通过模拟软件，你可以观察每一步操作如何进行，理解指令执行过程，并分析不同指令类型的处理方式。实验的目标是加深对计算机底层工作...
CPU_cpu仿真_stream555_verilogCPU_
09-30
标题“CPU_cpu仿真_stream555_verilogCPU_”表明这是一个关于使用Verilog实现CPU仿真的项目，特别提到了stream555的设计。Stream555可能是一个特定的CPU架构或者设计模板，它通常用于教学或学习目的，因为它的设计...
基于MIPS多周期CPU设计报告，含代码与vivado仿真截图
11-26
代码部分通常包括了CPU的各个模块，如控制器、ALU、寄存器堆、内存接口等。这些模块用HDL语言编写，描述了它们的功能和交互方式。通过编译和仿真，我们可以看到代码在实际环境中的运行情况，这对于理解和优化设计至...
risc_cpu设计代码及测试文件完整版
06-27
RISC即精简指令集计算机（Reduced Instruction Set Computer）的缩写； 这个cpu主要包括一下7个子模块: （1）时钟发生器； （2）指令寄存器； （3）累加器； （4）RISC_CPU算术逻辑运算单元； （5）数据控制器； （6）程序计数器； （7）地址多路器。
基于 HTML5 WebGL 的 CPU 监控系统
HT for Web 3D
04-20 1097
前言 科技改变生活，科技的发展带来了生活方式的巨大改变。随着通信技术的不断演进，5G 技术应运而生，随时随地万物互联的时代已经来临。5G 技术不仅带来了更快的连接速度和前所未有的用户体验，也为制造业，微电子及集成电路发展带来了巨大的发展机遇和挑战。 5G 技术商业实施过程中，5G 网络芯片面临低功耗、低延时、高可靠性和高精度的技术挑战。 本文将以大家熟悉的 CPU 为例，介绍以 HT 为基础，应用...
处理器CPU设计Verilog代码vivado仿真
xiakunpei123的博客
01-03 1098
代码功能： 处理器CPU设计 设计一个简单的处理器，可以实现加减法以及简单的逻辑运算。 设计包括程序计数器电路，指令存储器电路，指令译码器电路(控制器)，运算电路，数据存储器(寄存器)电路。
关于仿真的几个问题
红孩儿编程大师
01-03 606
关于仿真的几个问题 总述 什么能被仿真？ 仿真器是什么？它与模拟有何区别？ 仿真专有的硬件是合法的吗？ 解释性的仿真器是什么？它和重编译性的仿真器有什么区别？ 我要写一个仿真器，我们从哪开始？ 我应该使用哪一种编程语言？ 在被仿真的硬件上，我从哪得到信息？ 实现 我怎么仿真一个CPU？ 我怎么处理对被仿真的内存的读取？ 周期性的任务，它们是什么？ 编程技术 我怎么优化C代码？ 低/高端是什么？ 如何让程序有可移植性？ 为什么我应该让程序有模块化？ 什么能被仿真？ 一般说来，有一个微处理器的任
手撸MIPS32——4、Verilog实现基本流水线
？？？我在哪
05-19 3245
分为两部分实现，一部分处理器内核，一部分存储器。 整体参考这个图： 处理器内核 参数宏定义 先是参数宏定义，包括全局参数、指令字参数和通用寄存器参数： `timescale 1ns / 1ps /*------------------- 全局参数 -------------------*/ `define RST_ENABLE 1'b0 // 复位信号有效 RST_ENABLE `define RST_DISABLE 1'b1
从零开始设计RISC-V处理器——五级流水线之数据通路的设计
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qq_45677520的博客
02-03 1万+
系列文章目录 （一）从零开始设计RISC-V处理器——指令系统 （二）从零开始设计RISC-V处理器——单周期处理器的设计 （三）从零开始设计RISC-V处理器——单周期处理器的仿真 （四）从零开始设计RISC-V处理器——ALU的优化 （五）从零开始设计RISC-V处理器——五级流水线之数据通路的设计 （六）从零开始设计RISC-V处理器——五级流水线之控制器的设计 （七）从零开始设计RISC-V处理器——五级流水线之数据冒险 （八）从零开始设计RISC-V处理器——五级流水线之控制冒险 （九）从零开始设
夏宇闻RISC_CPU VCS+verdi仿真(一）RISC_CPU各模块功能仿真
weixin_46585633的博客
05-29 1341
VCS仿真代码：https://github.com/CJH8668/risc_cpu 仿真前除了按照原作者的步骤修改相应文件，还需修改cputop.v:line 47 $stop改为$finish,这样可以让simulation结束，再make verdi,就能正常查看波形了 《verilog数字系统设计教程第三版》夏宇闻 链接：https://pan.baidu.com/s/1VLb4x14WM5uUfYkFvyWM_Q 提取码：8rez 一.RISC_CPU及其外围电路 addr..
Quatus II +CPU设计+模拟与仿真
cj12345657582255的博客
01-08 8050
课程名称： 硬件技术基础课程设计 年级/专业： 19计算机科学与技术 开始时间：2021 年9月9日 结束时间：2021 年11月4日 摘 要 本次实验在quatus II 9.0平台上设计了16 位单周期CPU及其对应的指令系统,包括运算类指令、传送类指令、储存类指令、控制类指令。详细指令有Clear 指令、MovN指令、MovR指令、ADD指令、ADDN指令、SUB指令、JMP指令、STORE指令、LOAD指令、CMP指令、BEQ指令等.对应操作码分别为0000、0001、0010、0011、01
单周期CPU仿真
GoldenSpace
06-09 4301
之前的几周我们做了单周期CPU仿真的实验，虽然一开始做得一脸懵逼，但最后还是成功实现了一个简单的CPU。 单周期CPU原理 单周期CPU指的是一条指令的执行在一个时钟周期内完成，无论是哪种指令。处理指令有以下五个步骤： 1. 取指令：从PC取出下一条指令的地址并读取指令。 2. 指令译码：根据指令产生各种控制信号。 3. 指令执行：根据控制信号执行指令。 4. 存储器访问：读写存储...
8位CPU设计与实现：仿真实验报告
这篇文档是关于8位CPU设计的一份实验报告，主要涵盖了CPU的基本结构、设计任务与要求、方案论证、单元电路设计以及系统总图和经验体会。实验旨在通过设计一个基础的8位CPU模型，让学生理解和掌握CPU的工作原理和设计...
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