基于ZYNQ UltraScale+ MPSoC 实现 MIPI数据接收+VDMA传输到DDR+UDP协议发送数据包

参考文档：

pg201-zynq-ultrascale-plus-processing-system

pg232-mipi-csi2-rx

pg020-axi-vdma

其他IP核的产品手册，请自行在DocNav中查阅

 

基于设备：

FPGA芯片：xazu3eg 

开发板：百度EdgeBoard，有MIPI CSI 视频接口，千兆以太网，2GB的DDR

 

Vivado硬件工程建立：

底层硬件全部由Xilinx官方IP核搭建而成。主要的IP核有1.MIPI CSI-2 Rx Subsystem 2.AXI4-Stream Subset Converter 3.AXI Video Direct Memory Access 4.Zynq UltraScale+ MPSoC。

1.新建Vivado RTL 工程，选取工程名字，工程路径，FPGA型号xazu3eg。

 

2.左侧菜单栏，点击Create Block Design。添加IP核MIPI CSI-2 Rx Subsystem。该IP核的主要作用是接收图像传感器输出的MIPI CSI ( Mobile Industry Processor Interface Camera Serial Interface ) 4通道数据，进行解协议输出AXI4-Stream格式的视频数据。双击例化的IP核进如参数配置页面。需要配置：Pixel Format:RAW12, Serial Data Lanes:4, Include Video Format Bridge, Line Rate:800Mbps, Embedded non-image Interface, Filter User Defined data types, Line Buffer Depth:2048, TUSER Width:96.

3. MIPI IP核配置好后，我们添加一个AXI4-Stream Subset Converter。主要作用是转换MIPI IP核video_out所输出的视频数据流格式。数据流位宽由16位扩充为32位，便于VDMA搬运。IP核命名为axis_subset_converter_0。具体个别参数的设置需要查询产品手册。