EDA基础03

晶体管泛指一切以半导体材料为基础的单一元件，包括各种半导体材料制成的二极管（二端子）、三极管、场效应管、晶闸管（后三者均为三端子）等。晶体管有时多指晶体三极管。

一次性工程费用（英文：Non-recurringengineering，NRE）是指支付给研究、开发、设计和测试某项新产品的单次成本。为确保新产品项目有利可图，在做项目能使一个项目的损失中转移部分资金过来，并寄希望于该投资能在未来项目中获得额外收益。预算时，NRE必须被考虑在财务分析之内。尽管公司将为单个项目仅支付一次的NRE，NRE可能相当昂贵，产品将必须保证足够畅销，以便为初期投资带来回报。NRE不同于必须持续付出以维持正常生产运转的生产成本。

在项目型的公司里，绝大部分（甚至全部）项目表现为一次性工程费用。在这些案例中，NRE成本有可能被列入了第一批项目的费用。如果公司不能收回这些成本，这将不得不考虑从准备金（可能使一个项目的损失）中转移部分资金过来，并寄希望于该投资能在未来项目中获得额外收益。

NRE是Non-Recurring Engineering的缩写，NRE费用即一次性工程费用，是指集成电路生产成本中非经常性发生的开支，明确地说就是新的集成电路产品的研制开发费·新产品开发过程中的设计人工费，设计用计算机软硬件设备折旧费以及试制过程中所需的制版，工艺加工，测试分析等费用都是研发过程中的一次性开支，称为NRE.这些费用有赖大量生产后的利润赚回﹐对于国内某些ODM/OEM厂商而言﹐有些客户会同意支付此一NRE费用﹐尤其是那些开发中途停止﹐或是完成后没有生产的开发产品，通常客户会支付此一NRE费用！一旦产品开发成功，只要用研制时制好的版子进行制造加工和产品测试即可，这是产品批量生产时经常发生的开支。

晶圆（wafer） 是制造半导体器件的基础性原材料。 极高纯度的半导体经过拉晶、切片等工序制备成为晶圆，晶圆经过一系列半导体制造工艺形成极微小的电路结构，再经切割、封装、测试成为芯片，广泛应用到各类电子设备当中。 晶圆材料经历了 60 余年的技术演进和产业发展，形成了当今以硅为主、新型半导体材料为补充的产业局面。

晶圆是指硅半导体集成电路制作所用的硅晶片，由于其形状为圆形，故称为晶圆；在硅晶片上可加工制作成各种电路元件结构，而成为有特定电性功能之IC产品。晶圆的原始材料是硅，而地壳表面有用之不竭的二氧化硅。二氧化硅矿石经由电弧炉提炼，盐酸氯化，并经蒸馏后，制成了高纯度的多晶硅，其纯度高达99.999999999%。

　　基本原料

　　硅是由石英砂所精练出来的，晶圆便是硅元素加以纯化（99.999%），接着是将这些纯硅制成硅晶棒，成为制造集成电路的石英半导体的材料，经过照相制版，研磨，抛光，切片等程序，将多晶硅融解拉出单晶硅晶棒，然后切割成一片一片薄薄的晶圆。

SoC的全称叫做：System-on-a-Chip，

SoC上集成了很多手机上最关键的部件，比如CPU、GPU、内存、也就说虽然它在主板上的存在是一个芯片，但是它里边可是由很多部件封装组成的。比如通常我们所说的高通801，Tegra 4，A6等等都只是系统部件打包封装（SoC）后的总称。然而各家的打包封装的内容则不尽相同，原因也不尽相同。

SOC（System on Chip），指的是片上系统，MCU只是芯片级的芯片，而SOC是系统级的芯片，它既MCU（51，avr）那样有内置RAM，ROM同时又像MPU（arm）那样强大的不单单是放简单的代码，可以放系统级的代码，也就是说可以运行操作系统（将就认为是MCU集成化与MPU强处理力各优点二合一）。

　　SOC，是个整体的设计方法概念，它指的是一种芯片设计方法，集成了各种功能模块，每一种功能都是由硬件描述语言设计程序，然后在SOC内由电路实现的；每一个模块不是一个已经设计成熟的ASIC“器件”，只是利用芯片的一部分资源去实现某种传统的功能。

　　这种功能是没有限定的，可以是存储器，当然也可以是处理器，如果这片SOC的系统目标就是处理器，那么做成的SOC就是一个MCU；

，是一台计算机的运算核心和控制核心。CPU由运算器、控制器和寄存器及实现它们之间联系的数据、控制及状态的总线构成。差不多所有的CPU的运作原理可分为四个阶段：提取（Fetch）、解码（Decode）、执行（Execute）和写回（Writeback）。 CPU从存储器或高 速 缓冲存储器中取出指令，放入指令寄存器，并对指令译码，并执行指令。所谓的计算机的可编程性主要是指对CPU的编程。

　　CPU就是中央处理单元，它负责把数据读入计算并输出。所以，无论什么时候谈到CPU，一定是数据的处理和计算部分，这是必须要满足的基本要求。

 

芯片硬件设计包括：
1．功能设计阶段。
设计人员产品的应用场合，设定一些诸如功能、操作速度、接口规格、环境温度及消耗功率等规格，以做为将来电路设计时的依据。更可进一步规划软件模块及硬件模块该如何划分，哪些功能该整合于SOC 内，哪些功能可以设计在电路板上。
2．设计描述和行为级验证
功能设计完成后，可以依据功能将SOC 划分为若干功能模块，并决定实现这些功能将要使用的IP 核。此阶段间接影响了SOC 内部的架构及各模块间互动的讯号，及未来产品的可靠性。决定模块之后，可以用VHDL 或Verilog 等硬件描述语言实现各模块的设计。接着，利用VHDL 或Verilog 的电路仿真器，对设计进行功能验证（functionsimulation，或行为验证 behavioral simulation）。注意，这种功能仿真没有考虑电路实际的延迟，也无法获得精确的结果。
3．逻辑综合
确定设计描述正确后，可以使用逻辑综合工具（synthesizer）进行综合。综合过程中，需要选择适当的逻辑器件库（logic cell library），作为合成逻辑电路时的参考依据。
硬件语言设计描述文件的编写风格是决定综合工具执行效率的一个重要因素。事实上，综合工具支持的HDL 语法均是有限的，一些过于抽象的语法只适于作为系统评估时的仿真模型，而不能被综合工具接受。
逻辑综合得到门级网表。
4．门级验证（Gate-Level Netlist Verification）
门级功能验证是寄存器传输级验证。主要的工作是要确认经综合后的电路是否符合功能需求，该工作一般利用门电路级验证工具完成。注意，此阶段仿真需要考虑门电路的延迟。
5．布局和布线
布局指将设计好的功能模块合理地安排在芯片上，规划好它们的位置。布线则指完成各模块之间互连的连线。注意，各模块之间的连线通常比较长，因此，产生的延迟会严重影响SOC的性能，尤其在0.25 微米制程以上，这种现象更为显著。 目前，这一个行业仍然是中国的空缺，开设集成电路设计与集成系统专业的大学还比较少，其中师资较好的学校有 上海交通大学，哈尔滨工业大学，哈尔滨理工大学，东南大学，西安电子科技大学，电子科技大学，复旦大学，华东师范大学等。这个领域已经逐渐饱和，越来越有趋势走上当年软件行业的道路。