vivado: found timing loop

自己用verilog实现了一个cache，以前和整个pipeline连接都没什么问题；
最经需要给流水线加上ddr，自己在mig的基础上封装了一个支持burst的简单的控制器。昨天下午写了一个基于ddr控制器的traffic generator，测试通过。
昨天晚上将原本的bram替换成ddr，将简单的ddr控制器和cache连接在一起。综合之后出现了found timing loop。

google timing loop 的结果是组合逻辑的输出又作为输入反馈回来了。

找了一天，修补了原有的各种脏代码，但是还是没有消除这个warning。
我寻找的主要目标是上层的控制逻辑，对着电路图看的时候，也是只看上层。
但是最后找出bug，发现是在最下层：

以前出于强迫症，当cache mem和cache valid mem的write信号有效时，我让他们输出全0，因此所有的valid column、tag column和dirty column的输出结果都依赖于write输入，这显然是不合理的：因为在NORMAL_STATE下write信号依赖于hit信息，产生了循环依赖。。。

为什么以前vivado没发现这个？！