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FPGA 仿真
zzyaoguai
这个作者很懒,什么都没留下…
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pcie dma 参考例程xapp1171 完整仿真工程
目前仿真工程仅完成了环境搭建,ddr初始化正常,pcielinkup正常,rp端dma相关的逻辑需要自行设计。vivado2018.3+modelsim10.6d,仿真步骤,详见压缩包readme.txt文件。原创 2022-07-20 11:15:13 · 531 阅读 · 1 评论 -
verilog仿真系统任务$fopen/$fdisplay/$readmemh 应用
读任务在verilog语言中有两个系统任务$readmemb,$readmemh可以用来从文件中读取数据到存储器中。这两个任务可以在仿真的任何时刻被执行使用,其使用方法如下:$readmemb1,$readmemb("<数据文件名(路径地址和文件名)>",<存储器名>);2, $readmemb("<数据文件名>",<存储器名>,<起始地址(存储器的地址)>);3, $readmemb("<数据文件名>",<存原创 2020-05-27 18:15:34 · 2308 阅读 · 0 评论 -
aurora接口channel_up,gt_common问题记录
1.环境软件:vivado 2016.4硬件:kc705开发板2.问题记录2.1 vivado route时,报告gt_common错误2.1.1 错误提示2.1.2 工程框图起初想法是,aurora_0用GTXQ0,aurora_1用GTXQ1,作为ip的参考时钟,且aurora0/1 单独例化各自的gt_common模块。2.1.3 解决办法将两路a...原创 2020-04-10 18:02:29 · 4775 阅读 · 0 评论 -
xilinx AXI-CDMA 学习笔记
此文是笔者记录的 AXI Central Direct Memory Access (CDMA)相关学习笔记及参考例程仿真说明。仿真环境win10 64bitvivado 2017.4modelsim功能介绍IP架构模块分解介绍Register Module包含AXI-CDMA的控制及状态寄存器,接口 AXI-lite ,寄存器列表如下:Sca...原创 2019-12-23 17:23:32 · 7889 阅读 · 3 评论 -
xapp1171学习笔记
学习环境win10 64bitvivado 2017.4modelsim 10.6dKC705开发板学习目的1)理解 AXI Memory Mapped to PCI Express IP用法2)理解AXI Central Direct Memory Access (CDMA)用法3)理解AXI4 Interconnect用法工程恢复1.修改tcl...原创 2019-12-25 15:33:33 · 2464 阅读 · 4 评论 -
FPGA复位的正确使用
在没看这篇文章前,回想一下平时我们常用的复位方式:① 首先,上电后肯定是要复位一下,不然仿真时会出现没有初值的情况;② 最好有个复位的按键,在调试时按一下复位键就可以全局复位了;③ 也许是同步复位,也许是异步复位,不同的工程师可能有不同的方案。但如果认真看了Xilinx的White Paper,就会对复位有了新的认识。我们把White Paper的内容总结为下面4个问题:①...转载 2019-12-18 15:25:38 · 2848 阅读 · 0 评论 -
pcie configuration space理解及仿真
仿真环境win10 64bitmodelsim10.6d 64bitvivado 2017.4PCIe common configuration spacePCIe总线为了兼容这些PCI设备,几乎完整的保留了PCI总线的配置空间。并将配置空间扩展到4KB,用于支持一些PCIe总线中新的功能,如PCI Express Capability、Power Management和MSI...原创 2019-12-05 10:39:55 · 6558 阅读 · 0 评论 -
AXI memory mapped to PCI Express 理解及仿真
验证环境win10 64bitmodelsim 10.6d 64bitvivado 2017.4KC705开发板AXI memory mapped to PCI Express系统框图功能分析此ip可以分为两部分, AXI MM/S bridge + pcie hard block.AXI MM/S bridge用户侧逻辑接口为标准AXI4总线,通过 ...原创 2019-12-05 15:16:23 · 10011 阅读 · 1 评论 -
呼吸灯verilog实现
实现流程1:呼吸灯分为两个部分,一个部分是由亮变暗,一个部分是由暗变亮,2:当由亮变暗,也就是:首先,占空比100%为零,然后,占空比99%为零,1%为1;等于占空比100%然后,占空比98%为零,2%为1;等于占空比100%。。。。。。。。。。。。。。。。然后,占空比2%为零,98%为1;等于占空比100%然后,占空比1%为零,99%为1;等于占空...原创 2019-11-28 11:26:09 · 846 阅读 · 1 评论 -
xilinx 真双口RAM的primitives /core output 区别
软件平台Vivado 2016.4属性设置说明1在 ip catalog -> block memory generator .这里仅介绍真双口RAM,真双口RAM支持A/B两个口可读可写。属性1 operating mode包含 writing first(WF), reading first(RF), no chang(NC)三种模式参考手册如下:...原创 2019-10-10 16:30:49 · 5626 阅读 · 2 评论 -
K7 IDELAY2 仿真实验
FPGA类型xilinx K7仿真记录模块例化 IDELAYE2 #( .CINVCTRL_SEL("FALSE"), // Enable dynamic clock inversion (FALSE, TRUE) .DELAY_SRC("IDATAIN"), // Delay input (ID...原创 2019-09-30 13:40:58 · 3327 阅读 · 0 评论 -
modelsim平台下万兆phy仿真
软件版本modelsim : 10.1avivado :2016.4win10系统仿真步骤用vivado生成ipcore具体过程跳过,我这里选择的是 10G Ethernet PCS/PMA ,保持默认配置。然后生成example工程(感谢xilinx提供,通过example工程可以快速将ipcore用起来)。生成的example的文件树如图, example工程...原创 2019-09-26 16:49:53 · 1159 阅读 · 2 评论