FPGA编程
zzyaoguai
这个作者很懒,什么都没留下…
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Vivado 2018.3 MIG 7 series IP核 导致的闪退问题
Vivado 2018.3 MIG 7 series IP核 导致的闪退问题原创 2022-07-19 15:25:01 · 2587 阅读 · 0 评论 -
FPGA复位的正确使用
在没看这篇文章前,回想一下平时我们常用的复位方式:① 首先,上电后肯定是要复位一下,不然仿真时会出现没有初值的情况;② 最好有个复位的按键,在调试时按一下复位键就可以全局复位了;③ 也许是同步复位,也许是异步复位,不同的工程师可能有不同的方案。但如果认真看了Xilinx的White Paper,就会对复位有了新的认识。我们把White Paper的内容总结为下面4个问题:①...转载 2019-12-18 15:25:38 · 2848 阅读 · 0 评论 -
xilinx 3种pcie ip 区别分析
环境win10 64bitvivado 2017.4xilinx pcie ip corexilinx提供了3种PCIe相关的ipcore,分别为1)7series intergrated block for pci express ->对应的用户接口为 AXI4-stream2) axi memory mapped to pci express -...原创 2019-12-05 15:23:54 · 8352 阅读 · 1 评论 -
呼吸灯verilog实现
实现流程1:呼吸灯分为两个部分,一个部分是由亮变暗,一个部分是由暗变亮,2:当由亮变暗,也就是:首先,占空比100%为零,然后,占空比99%为零,1%为1;等于占空比100%然后,占空比98%为零,2%为1;等于占空比100%。。。。。。。。。。。。。。。。然后,占空比2%为零,98%为1;等于占空比100%然后,占空比1%为零,99%为1;等于占空...原创 2019-11-28 11:26:09 · 846 阅读 · 1 评论 -
CRC verilog自动生成
CRC verilog自动生成网址:crc verilog代码生成按步骤操作即可。结果验证用crc计算器,这样可以验证逻辑的正确性。原创 2019-10-16 16:13:39 · 3833 阅读 · 0 评论 -
xilinx RAMB36E1 使用介绍
软件版本vivado 2017.4代码示例 RAMB36E1 #( .SIM_DEVICE("7SERIES"), .RDADDR_COLLISION_HWCONFIG( "DELAYED_WRITE" ), .DOA_REG(1), // Optional output registers on A port (0 or 1) ...原创 2019-10-14 11:27:04 · 4684 阅读 · 0 评论 -
Verilog语言实现并行(循环冗余码)CRC校验
Verilog语言实现并行(循环冗余码)CRC校验1 前言(1) 什么是CRC校验?CRC即循环冗余校验码:是数据通信领域中最常用的一种查错校验码,其特征是信息字段和校验字段的长度可以任意选定。循环冗余检查(CRC)是一种数据传输检错功能,对数据进行多项式计算,并将得到的结果附在帧的后面,接收设备也执行类似的算法,以保证数据传输的正确性和完整性。LFSR计算CRC,可以...转载 2019-09-19 16:30:45 · 2559 阅读 · 0 评论 -
xilinx select io IDDR 说明
简介此文介绍了在I/O drivers 之后的logic。 7系FPGA包含了一些I/O logic resources。 这些resources包括了:• Combinatorial input/output• 3-state output control• Registered input/output• Registered 3-state output contr...转载 2019-08-05 13:44:35 · 3201 阅读 · 0 评论 -
DDR3内存的初始化过程
DDR3内存的初始化过程在JEDEC有详细的介绍,我看的是Hynix的文档,内容大同小异。不过初始化过程要对照着图片来看,细心点就能理解。初始化过程如下:1.首先上电(RESET#推荐保持在 0.2XVDD;其他的输入没有定义)。RESET#信号需要用稳定电源保持最少200us。在图中可以看出来,CKE需要在RESET#拉高之前被拉低,且最少维持10ns。2. 在RESET...转载 2019-08-05 13:41:50 · 3885 阅读 · 0 评论 -
Spartan-6的SelectIO资源
2.1.6 SelectIO资源 Spartan-6有丰富的I/O资源,包括SelectIO和RocketIO。 Spartan-6每个I/O片(Tile)包含两个IOB、两个ILOGIC2、两个OLOGIC2和两个IODELAY2,见图2-37。 在这一小节里,分以下几个方面介绍Spartan-6的SelectIO资源。 SelectIO的电气特性。Sele...转载 2019-08-05 13:37:01 · 1380 阅读 · 0 评论 -
FPGA-Xilinx原语调用之ODDR
记录背景:最近由于想实现GMIItoRGMII的功能,因此需要调用ODDR原语。ODDR:Dedicated Dual Data Rate (DDR) Output Register通过ODDR把两路单端的数据合并到一路上输出,上下沿同时输出数据,上沿输出a路下沿输出b路;如果两路输入信号一路恒定为1,一路恒定为0,那么输出的信号实际上就是输入的时钟信号。调用的Verilog语句是:...转载 2019-08-05 10:29:19 · 2014 阅读 · 0 评论 -
vivado ILA 和管脚分配
ILAattribute keep : string;attribute keep of signal_name: signal is"true";attribute mark_debug: string;attribute mark_debug of counter : signal is "true";(*mark_debug = "true"*)reg [23:0] c...原创 2019-07-03 15:52:16 · 2421 阅读 · 0 评论