xilinx AXI-CDMA 学习笔记

最新推荐文章于 2024-07-27 11:55:31 发布
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分类专栏： FPGA 仿真 PCIE 文章标签： CDMA xilinx AXI
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本文链接：https://blog.csdn.net/shuchangsc/article/details/103662782
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本文详细介绍了Xilinx AXI-CDMA的学习笔记，包括IP架构、模块分解和接口说明。通过设置AXI-CDMA的控制寄存器，配置SG模式的Descriptor链表，利用Modelsim进行仿真验证数据传输过程，同时对比AXI4-FULL产生的数据以确保一致性。
摘要由CSDN通过智能技术生成

此文是笔者记录的 AXI Central Direct Memory Access (CDMA）相关学习笔记及参考例程仿真说明。

仿真环境

win10 64bit

vivado 2017.4

modelsim 

功能介绍

IP架构

模块分解介绍

Register Module
包含AXI-CDMA的控制及状态寄存器， 接口 AXI-lite ，寄存器列表如下：

Scatter/Gather Block
SG引擎模块，通过 AXI4-SG master接口，获取和更新系统内存中的CDMA 控制传输描述符链表。SG 引擎提供内部描述符队列，使得描述符的预取和处理能和CDMA数据传输同时进行。描述符链表定义如下：

DMA Controller
协调DM模块的命令加载，状态检索，并将状态更

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使用 AXI CDMA 制作 FPGA AI 加速器通道
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介绍使用 AMD-Xilinx FPGA设计一个全连接DNN核心现在比较容易（Vitis AI），但是利用这个核心在 DNN 计算中使用它是另一回事。本项目主要是设计AI加速器，利用Xilinx的CDMA加载权重，输入到PL区的Block Ram。原理框图首先，我们创建了整个系统的示意图。有两个 Block RAW 分别用于存储输入特征和权重数据。每个Block RAM 都连接到一个 CDMA ，...
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对于这类接口，FPGA不能通过上面的内存映射方式来控制模块，必须有一个接口转换模块，例如AXI-DMA模块来实现内存映射（AXI4-Lite/AXI4）到流式接口（AXI4-Stream）的转换。AXI协议严格的讲是一个点对点的主从接口协议，当多个外设需要互相交互数据时，需要加入一个AXI Interconnect模块，也就是AXI互联矩阵，作用是提供将一个或多个AXI主设备连接到一个或多个AXI从设备的一种交换机制（有点类似于交换机里面的交换矩阵）。
XAPP1171和AXI-CDMA使用仿真
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11-11 1743
平台：vivado2017.4芯片：xc7k325tfbg676-2 (active)关于xilinx的AXI Central DMA Controller。简称CDMA，关于CDMA，在xilinx官方网站上是这样对其介绍的。Xilinx LogiCORE™ IP AXI Central Direct Memory Access (CDMA) 内核是与 Vivado® Design Suite 一起使用的 Xilinx 软 IP 内核。AXI CDMA 使用 AXI4 协议在内存映射的源地址和目标地址之间
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Xilinx AXI Central Direct Memory Access (CDMA)笔记
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05-27 1800
CDMA：Central Direct Memory Access，IP核内部框架如下： 从框架图可以看出： S_AXI-Lite接口用来配置CDMA内部的寄存器，M_AXI接口用来搬运数据，M_AXI_SG接口一般与Bram连接，用来存储描述符。cdma_introut表示中断输出，一般用于DMA传输完成标志。 s_axi_lite_aclk时钟应该小于等于m_axi_aclk。 s_axi_lite_aresetn低电平复位，复位应该至少保持16个时钟周期内核才会对复位生效，且必须与s_axi_lite
xilinx cdma dma ip
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参考链接：https://forums.xilinx.com/t5/Design-and-Debug-Techniques-Blog/AXI-CDMA-Linux-user-space-example-on-Zynq-UltraScale-RFSoC/ba-p/1096735 This blog entry will show you how to create an AXI CDMA Linux userspace example application. The example design wil
Xilinx中DMA相关驱动代码
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Xilinx设计中，特别是7系列SOC设计，诸如ZYNQ系列，在FPGA与DDR交互时会用到VDMA、CDMA、ADMA等，此为其驱动部分代码
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XILINX AXI-STREAM-FIFO 手册 AXI-STREAM-FIFO 是一种基于 AXI4-Stream 接口的 FIFO（First-In-First-Out，先进先出）内存架构，主要应用于数字信号处理、图像处理、计算机视觉等领域。该手册详细介绍了 AXI-STREAM...
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xilinx axi-full
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AXI-Full是Xilinx提供的一种高性能、可扩展的总线协议，用于处理器和外设之间的通信。它是AXI（Advanced eXtensible Interface）协议的一种变体。AXI-Full支持高带宽、低延迟的数据传输，并且能够提供高度的并行性和灵活性。 AXI-Full协议包括多个通道，其中包括写地址通道（AW）、写数据通道（W）、写响应通道（B）、读地址通道（AR）、读数据通道（R）。通信通过这些通道进行，并且每个通道都有相应的握手信号。 在AXI-Full协议中，写数据通道的握手过程是根据主机给出的握手信号来拉高axi_wready信号。当S_AXI_AWVALID和S_AXI_WVALID都被主机拉高时，axi_wready会在一个S_AXI_ACLK时钟周期内被拉高。当重置信号低电平时，axi_wready会被置为低电平。同时，axi_awv_awr_flag信号也被使用来表示从机进入了被写入数据的过程。 而读地址通道的握手过程是根据主机给出的握手信号来拉高axi_arready信号，并拉高axi_awv_awr_flag信号，表示从机进入了被读取数据的过程。当S_AXI_ARVALID被主机拉高时，axi_arready会在一个S_AXI_ACLK时钟周期内被拉高。当重置信号被拉低时，axi_arready会被置为低电平。同时，axi_arv_arr_flag信号也被使用来指示从机是否接收到了读取地址。 以上是关于AXI-Full协议中写数据通道和读地址通道的握手过程的描述。如果您有更多关于AXI-Full协议的问题，或者需要更详细的说明，请告诉我。<span class="em">1</span><span class="em">2</span><span class="em">3</span> #### 引用[.reference_title] - *1* *2* [带你快速入门AXI4总线--AXI4-Full篇（2）----XILINX AXI4-Full接口IP源码仿真分析（Slave接口）](https://blog.csdn.net/wuzhikaidetb/article/details/121594798)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v93^chatsearchT3_1"}}] [.reference_item style="max-width: 50%"] - *3* [Designing-a-Custom-AXI-Slave-Peripheral:使用Xilinx Vivado工具创建自定义AXI-lite从属外围设备的指南](https://download.csdn.net/download/weixin_42099906/18652670)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v93^chatsearchT3_1"}}] [.reference_item style="max-width: 50%"] [ .reference_list ]
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