异步FIFO的Verilog实现

参考文章：https://www.cnblogs.com/ylsm-kb/p/9068449.html

这篇文章中的代码很简洁精妙，这里有2点，1：默认的是深度为2的n的FIFO，如果不是2的n次方的，需要另行设计格雷码加法器:2：输出数据部分应该对应修改，和输入部分类似，输出部分用读时钟沿触发，结合读使能和读空判断。